实验八 计数器及其应用
一、实验目的
1、熟悉中规模集成计数器的逻辑功能及使用方法
2、掌握用74LS160/74LS161构成任意进制计数器的方法
3、熟悉中规模集成计数器各输出波形及应用
4、学习用集成触发器构成计数器的方法
二、实验原理
计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：
计数器的种类
1、 用D触发器构成异步二进制加/减计数器
图8-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的
端和高一位的CP端相连接。
图8-1四位二进制异步加法计数器
2、中规模集成计数器
74LS161是四位二进制可预置同步计数器，由于它采用4个主从JK触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图8-2所示
管脚符号说明
Vcc：电源正端，接+5V
：异步置零（复位）端
CP：时钟脉冲
：预置数控制端
A、B、C、D：数据输入端
QA、QB、QC、QD：输出端
RCO：进位输出端
图8-2 74LS161管脚图
该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表8-1所示：
表8-1 74LS161逻辑功能表
3、计数器的级联使用
若所要求的进制已超过16，则可通过几个74LS161进行级联来实现，在满足计数条件的情况下有如下方法：
1） 同步联接法：
CP是共同的，只是把第一级的进位输出RCO接到下一级的ET端即可，平时RCO=0则计数器2不能工作，当第一级计满时，RCO=1，最后一个CP使计数器1清零，同时计数器2计一个数，这种接法速度不快，不论多少级相联，CP的脉宽只要大于每一级计数器延迟时间即可。其框图如图8-3
2) 异步联接法：
把第一级的进位输出端RCO接到下一级的CP端，平时RCO=0则计数器2因没有计数脉冲而不能工作，当第一级计满时，RCO=1，计数器2产生第一个脉冲，开始计第1个数，这种接法速度慢，若多级相联，其总的计数时间为各个计数器延迟时间之和。其框图如图8-4所示
图8-3 同步联接法框图 图8-4异步联接法框图
4、实现任意进制计数器
由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。
(1) 用复位法获得任意进制计数器
假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
(2) 利用预置功能获M进制计数器
置位法与置零法不同，它是通过给计数器重复置入某个数值的的跳越N-M个状态，从而获得M进制计数器的，如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图8-5为上述二种方法的原理示意图
例如：利用两片十进制计数器74LS161接成35进制计数器？
本例可以采用整体置零方式进行。首先将两片74LS161以同步级联的方式接成16×16=256进制的计数器。当计数器从全0状态开始计数时，计入了35个脉冲时，经门电路译码产生一个低电平信号立刻将两片74LS161同时置零，于是便得到了35进制计数器。电路连接图如图3.8.6所示
图8-6 二片74LS161构成35进制计数器电路连接图
5、74LS160与74LS161外引脚及逻辑功能相同。
三、实验设备与器件
1、数字电路实验箱
2、数字示波器
3、74LS74、74LS161或74LS160
四、实验内容与步骤
1、 利用74LS74 D触发器设计四位二进制异步加法、减法计数器并测试其逻辑功能。
1）画出电路连接图
2）用点脉冲CP，观察计数状态，画出状态转换图，分别将QA、QB、QC、QD的波形图绘在下图中
QA
QB
QC
QD
2、测试74LS161或74LS160的逻辑功能。
1） 分别画出置零法、置数法的电路连接图，用点脉冲CP，观察计数状态，画出状态转换图
2）在CP端加入连续脉冲信号，用示波器观察输出波形，并将QA、QB、QC、QD的波形图绘在下图中
QA
QB
QC
QD
3、在熟悉74LS161逻辑功能的基础上，利用74LS161采用置零法、置数法两种方法设计12进制计数器
4、利用两片74LS161设计72进制计数器
五、实验报告要求
1、画出实验线路图及状态转换图，记录、整理实验现象及实验所观察到的有关波形，并对实验结果进行分析
2、总结使用集成计数器的体会
六、实验预习要求
1、复习计数器的有关内容、
2、阅读实验原理，对照功能表熟悉74LS160/74LS161各管脚及其功能
3、根据实验要求画出电路图
七、思考问题
1、计数器对计数脉冲的频率有何要求？如何估算计数脉冲的最高频率？
2、74LS161为2-16进制计数器，能否作寄存器？如何应用？试写出设计过程？
3、如果采用下降沿有效的边沿D触发器设计四位二进制加法、减法计数器，电路应该如何连接？如果将D触发器换成JK触发器，电路又将如何连接？？
八、注意事项
1、计数器的输出端QD为高位，QA为低位。
2、74LS161或74LS160等集成电路所用电源电压不得超过+5V或接反，其输出端不得接地或直接接+5V电压，以免损坏。
第二篇：实验十五 计数器及其应用
数字电路
实验十五 计数器及其应用
一、 实验目的
1. 学会用集成电路构成计数器的方法。
2. 掌握中规模集成计数器的使用及功能测试方法。
3. 运用集成计数器构成1/N分频器。
二、实验原理
计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编程序功能计数器等等。
1、 用D触发器构成异步二进制加法/减法计数器
图15-1 3位二进制异步加法器
如上图15-1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：
图15-2 3位二进制异步减法器
2、异步集成计数器74LS90
74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个
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数字电路 二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示：
图15-3 74LS90的引脚排列图
表15-1 74LS90的功能表
3、中规模十进制计数器74LS192(或CC40192)
74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其
引脚排列及逻辑符号如下所示：
图15-4 74LS192的引脚排列及逻辑符号
（a）引脚排列 (b) 逻辑符号 图中：PL为置数端，CP U为加计数端，CPD为减计数端，TCU为非同步进位输出端，
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数字电路 TCD为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、Q2、Q3为数据输出端。
其功能表如下：
表15-2 74LS192的功能表
4、4位二进制同步计数器74LS161
该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位位输出端，可以串接计数器使用。它的管脚排列如图15-5所示：
图15-5 74LS161管脚排列图
它的功能表如下：
表15-3 74LS161功能表
从逻辑图和功能表可知，该计数器具有清零信号RD，使能信号CEP，CET，置数信号PE，时钟信号CP和四个数据输入端P0~P3，四个数据输出端Q0~Q3，以及进位输出TC，且TC=Q0·Q1·Q2·Q3·CET。
5、计数器的级连使用
一个十进制计数器只能显示0~9十个数，为了扩大计数器范围，常用多个十进制计数器级连使用。
同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号来驱
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数字电路 动下一级计数器。
下图是由74LS192利用进位输出控制高一位的加计数端构成的加数级连示意图：
图15-6 74LS192级连示意图
6、实现任意进制计数
（1）用复位法获得任意进制计数器
假定已有一个N进制计数器，而需要得到一个M进制计数器时，只要M<N，用复位法使计数器计数到M时置零，即获得M进制计数器。如下图15-5所示为一个由74LS192十进制计数器接成的6进制计数器。
图15-7 6进制计数器
（2）利用预置功能获得M进制计数器
下图为用三个74LS192组成的421进制的计数器。
图15-8 421进制计数器
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数字电路
外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下可靠置“0”。
图15-7是一个特殊的12进制的计数器电路方案。在数字钟里，对十位的计时顺序是1、2、3、??、11、12，即是12进制的，且无0数。如下图所示，当计数到13时，通过与非门产生一个复位信号，使74LS192(第二片的时十位)直接置成0000，而74LS192(第一片)，即时的个位直接置成0001，从而实现了从1开始到12的计数。
图15-9 特殊的12进制计数器
三、实验设备与器材
1、数字逻辑电路实验箱。
2、数字逻辑电路实验箱扩展板。
3、双踪示波器，数字万用表，脉冲源。
4、芯片74LS00、74LS10、74LS04、74LS32、74LS192（或CC40192），74LS90，74LS161。
74LS248（74LS48）
四、实验内容及实验步骤
以下实验均在扩展板上进行，具体的芯片插法与前述实验相同，区别在于芯片的功能 引脚不同，芯片之间的连接方法不同。
1、 用D触发器构成3位二进制异步加法计数器。
1 按图15-1连线，○清零脉冲CR接至逻辑电平开关输出插孔，将低位CP端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑开关电平显示插孔，各SD接高电平“1”。
2 清零后，逐个送入单次脉冲，观察并列表记录Q3~Q0的状态。 ○
3 将单次脉冲改为1Hz的连续脉冲，观察并列表记录Q3~Q0的状态。 ○
4 将1Hz的连续脉冲改为1KHz的连续脉冲，用示波器观察CP、Q3、Q2、Q1、Q0○
端的波形，描绘之。
2、 用D触发器构成3位二进制异步减法计数器。
实验方法及步骤同上，记录实验结果。
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数字电路
3、测试74LS90的逻辑功能
计数脉冲由单次脉冲源提供，如果从A端输入，从QA端输出，则是二进制计数器；如果从B端输入，从QD，QC，QB输出。则是异步五进制加法计数器；当QA和B端相连，时钟脉冲从A端输入，从QD，QC，QB，QA端输出，则是8421码十进制计数器；当A端和QD端相连，时钟脉冲从B端输入，从QD，QC，QB，QA端输出，则是5421码十进制计数器。输出端QD、QC、QB、QA接一译码器74LS248（或74LS48），经过译码后接至数码管单元的共阴数码管。按表15-1逐项测试并判断该集成块的功能是否正常。具体的接法请参考附录和有关资料。
3、测试74LS192（或CC40192）的逻辑功能
计数脉冲由单次脉冲源提供，清除端、置数端、数据输入端P3、P2、P1、P0分别接至逻辑电平输出插孔，输出端Q3、Q2、Q1、Q0接一译码器74LS248（或74LS48），经过译码后接至数码管单元的共阴数码，非同步进位输出端与非同步借位输出端接逻辑电平显示插孔。按表15-2逐项测试并判断该集成块的功能是否正常。具体的接法请参考附录和有关资料。
4、测试74LS161的逻辑功能
具体的测试方法同实验内容2，3，只是74LS161的管脚分布不同，功能不同。同样需要将74LS161的输出经过译码后在数码管上显示出来，关于74LS161的功能及用法，74LS248的功能及用法请参考有关资料。
5、 如图15-6所示，用两片74LS192组成二位十进制加法计数器，输入1Hz的连续脉冲，进行由00到99的累加计数，并记录之。同样可以将74LS192的输出端接译码器，用二个数码管来显示其计数情况。
6、将二位十进制加法计数器改为二位十进制减法计数器，实现由99到00的递减计数，并记录之。具体的实现方法请自己查阅有关资料，画出详细的接线图，在扩展板上实现。
7、按图15-7电路进行实验，记录实验结果，并仔细分析实验原理。
8、按图15-8电路进行实验，记录实验结果，并仔细分析实验原理。
9、按图15-9电路进行实验，记录实验结果，并仔细分析实验原理。
五、实验预习要求
1. 复习计数器的有关原理。
2. 绘出各实验内容的详细线路图。
3. 拟出各实验内容所需的测试记录表格。
4. 查相关资料，给出并熟悉实验所用各集成块的引脚排列图。
六、实验报告要求
1. 画出实验内容中的详细实验线路图。
2. 记录、整理实验现象及实验所得的有关波形。并对实验结果进行分析。
3. 总结使用集成计数器的体会。
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