学生实验报告

第二篇：实验5 计数器及其应用

实验5 计数器及其应用

　　一、实验目的

　　1、学习用集成触发器构成计数器的方法

　　2、掌握中规模集成计数器的使用及功能测试方法

　　3、运用集成计数计构成1/N分频器

　　二、实验原理

    计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

    计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。　

　　2、中规模十进制计数器

    CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－2所示。

 

图5－9－2  CC40192引脚排列及逻辑符号

图中 —置数端   CP_U—加计数端   CP_D —减计数端

     —非同步进位输出端        —非同步借位输出端

     D₀、D₁、D₂、D₃ —计数器输入端

     Q₀、Q₁、Q₂、Q₃ —数据输出端   CR—清除端

   　CC40192（同74LS192，二者可互换使用）的功能如表5－9－1，说明如下：

   　 表5－9－1

    当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

　  当CR为低电平，置数端也为低电平时，数据直接从置数端D₀、D₁、D₂、D₃ 置入计数器。

当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CP_D 接高电平，计数脉冲由CP_U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP_U接高电平，计数脉冲由减计数端CP_D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。

    表5－9－2          加法计数

 

       

      减计数

3、计数器的级联使用

    一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。    

    图5－9－3是由CC40192利用进位输出控制高一位的CP_U端构成的加数级联图。

 

图5－9－3  CC40192级联电路

4、实现任意进制计数

   (1) 用复位法获得任意进制计数器

    假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。

   (2) 利用预置功能获M进制计数器

    图5－9－5为用三个CC40192组成的421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

  图5－9－4  六进制计数器                    图5－9－5  421进制计数器

图5－9－6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了5－5－1－12计数。

 

、

图5－9－6  特殊12进制计数器

   三、实验设备与器件

    1、 ＋5V直流电源            2、 双踪示波器

    3、 连续脉冲源              4、 单次脉冲源

    5、 逻辑电平开关            6、 逻辑电平显示器

    7、 译码显示器

    8、 CC4013×2（74LS74）  CC40192×3（74LS192）

       CC4011（74LS00）      CC4012（74LS20）

　　四、实验内容

　1、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

　　计数脉冲由单次脉冲源提供，清除端CR、置数端、数据输入端D₃ 、D₂、D₁、D₀  分别接逻辑开关，输出端 Q₃、Q₂、Q₁、Q₀接实验设备的一个译码显示输入相应插口A、B、C、D；和接逻辑电平显示插口。按表5－9－1逐项测试并判断该集成块的功能是否正常。

　 (1)　清除

　　令CR=1，其它输入为任意态，这时Q₃Q₂Q₁Q₀＝0000，译码数字显示为0。清除功能完成后，置CR＝0

　 (2)　置数

　   CR＝0，CP_U，CP_D 任意，数据输入端输入任意一组二进制数，令= 0，观察计数译码显示输出，予置功能是否完成，此后置＝1。

　 (3)　加计数

　　CR＝0，＝CP_D ＝1，CP_U 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP_U 的上升沿。

　 (4)　减计数

　　CR＝0，＝CP_U ＝1，CP_D 接单次脉冲源。参照3)进行实验。

　  2、图5－9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

  　3、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。

    4、按图5－9－4电路进行实验，记录之。

　  5、按图5－9－5，或图5－9－6进行实验，记录之。

6、设计一个数字钟移位60进制计数器并进行实验。

   五、实验结论

实验一：根据图5-9-2连接好电路用CC40192按表5-9-1逐项测试判断结果为该集成块的功能正常。

实验二： （1）按图5-9-4连接好电路，把十进制改成六进制，（2）同样用CC40192连接好十进制计数器，把六进制与十进制连接成，CP脉冲用了计数脉冲，测试结果为该集成块完成六十进制计数。

实验三：（1）用两块CC40192各自连成线路，实现十进制的功能，再把第一片与第二片连接成，完成1010=100进制的加法计数器。     

   （2）改变两块芯片的，，同时把改成，完成1010=100进制的减法计数器。

实验四：把之前连好的100进制计数器按图5-9-6连接完成了12进制的功能

六：心得体会

    本次实验是在理论知识没掌握的情况下做的，就把十进制改成六进制这个过程就浪费了非常多的时间了，实验真的是在理论的基础上的，理论是它的基石，实验前的预习也是非常重要的，要在规定的时间内完成实验需要在前期有很好的准备，通过这次实验也得到了很好教训。还有就是试验中不是完全按照实验指导书那样做，要开动自己的脑袋用简便的方法同样能够达到实验的效果，比如接低电平的可以接到地端，接高电平的可以接到电源端，这样可以节省很多的时间，所以要多动动我们的脑袋。

七：思考题

1利用现有的N进制计数器构成任意进制（M）计数器时如何改？

如果M<N，则只需一片N进制计数器；如果M>N，则要多片N进制计数器。

   2若M为大于N的素数，不可分解，则其连接方式可用什么

 整体置零方式、整体置数方式。

 整体置零方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M状态时使RD′=0，将两片计数器同时置零。

器整体置数方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使LD′=0，将两片计数器同时置数成适当的状态，获得M进制计数