实验五 计数器及其应用

一、实验目的

1.熟悉由集成触发器构成的计数器电路及其工作原理。

2.熟练掌握常用中规模集成电路计数器及其应用方法。

二、实验原理

所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛,不仅用来计数,也可用作分频、定时等。

计数器种类繁多。根据计数体制的不同,计数器可分成二进制（即2n进制）计数器和非二进制计数器两大类。在非二进制计数器中,最常用的是十进制计数器,其它的一般称为任意进制计数器。根据计数器的增减趋势不同,计数器可分为加法计数器——随着计数脉冲的输入而递增计数的；减法计数器——随着计数脉冲的输入而递减的,可逆计数器——既可递增、也可递减的。根据计数脉冲引人方式不同,计数器又可分为同步计数器——计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器——计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器

异步二进制加法计数器是比较简单的。图32 (a)是由4个JK（选用74LS112集成片）触发器构成的4位二进制(十六进制)异步加法计数器,图32 (b)和(c)分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FFo(最低位)在每个计数沿(CP)的下降沿(1 → 0)翻转,触发器FF₁的 CP 端接 FF₀ 的 Q₀ 端 .因而当 FF₀(Q₀)由1→0时,FF₁翻转。类似地,当 FF_l(Q_l)由1→0时,FF₂翻转,FF₂(Q₂)由1→0时,FF₃翻转。

（a）逻辑图

(b)状态图

（c）波形图

图32 4位二进制（十六进制）异步加法计数器

4位二进制异步加法计数器从起始态0000到1111共十六个状态,因此,它是十六进制加法计数器,也称模16加法计数器 (模M = 16)。

从波形图可看到,Q₀的周期是CP周期的二倍；Q_l是Q₀的二倍,CP的四倍；Q₂是Q₁的二倍,Q₀的四倍,CP的八倍；Q₃是Q₂的二倍,Q_l的四倍,Q₀的八倍,CP 的十六倍。所以 Q₀、Q_l、Q₂、Q₃也分别实现了二、四、八、十六分频,这就是计数器的分频作用。

2.异步二进制减法计数器

异步二进制减法计数器原理同加法计数器,只要在图32(a)所示加法计数器逻辑电路中将低位触发器Q端接高位触发器CP端,换成低位触发器Q端接高位触发器CP端即可。图33为异步二进制减法计数器。

如果用D触发器,则可把D触发器先转换成T′触发器,然后根据74LS74D触发器是上升沿触发,画出逻辑电路图。用74LS74构成的4位二进制计数器其逻辑电路如图34所示。

3.其它进制计数器

在很多实际应用中,往往需要不同的计数进制满足各种不同的要求。如电子钟里需要六十进制、二十四进制,日常生活中的十进制,等等。

（a）逻辑图

(b) 状态图

（c）波形图

图33 4位二进制（十六进制）异步减法计数器

图34 用74LS74 D触发器构成的4位异步二进制加法计数器

在图34中虚线所示,我们只要把Q₃和Q₁通过与非门接到FFo、FF_I、FF₂、FF₃四个触发器的清零端R_d,即可实现从十六进制转换为十进制的计数器。如要实现十四进制计数器,可以把Q₃、Q₂、Q₁相“与非”后,接触发器FF₃ ~ FF₀的清零端R_d。同理可实现其它进制的异步计数器。

“8421码”十进制计数器是常用的,图35为下降沿触发的JK触发器构成的异步十进制计数器(8421码)。

(a)逻辑图

（b）状态图

（c）波形图

图35异步十进制(8421码)计数器

要组成100进制(8421码)计数器可以把两个8421码计数器联起来即可实现。

4.集成计数器

在实际工程应用中,我们一般很少使用小规模的触发器去拼接而成各种计数器,而是直接选用集成计数器产品。例如74LS16l是具有异步清零功能的可预置数4位二进制同步计数器。74LS193是具有带清除双时钟功能的可预置数4位二进制同步可逆计数器。图36为74LS161管脚排列图。

由可知,74LS161具有下列功能：

1）CR= 0 ,不管其它输入端为何状态,输出均为0 。

2）CR= 1,LD= 0 ,在CP上升沿时,将d₀ ~ d₃置入Q₀ ~ Q₃中。

3）CR=LD= 1 ,若CT_T=CT_P= 1 ,对CP脉冲实现同步计数。

4）CR=LD= 1,若 CT_P?CT_T= 0 ,计数器保持。

进位CO在平时状态为0 ,仅当CT_T = 1且Qo ~ Q₃ 全为1时,才输出1（CO = CT_T?Q₃?Q₂?Q_l?Q₀）。74LS193主要功能如下：

① CR=1 为清零,不管其它输入如何,输出均为0。

② CR=0,LD = 0,置数,将D、C、B、A置入Q_D、Q_C、Q_B、Q_A中。

③ CR=0,LD= 1,在CP_D=1,CP_U有上升沿脉冲输入时,实现同步二进制加法汁数。在CP_U= 1 ,CP_D有上升沿脉冲输入时,实现同步二进制减法计数。

④ 在计数状态下 (CR=0, LD = 1 ,CP_D=1 时 )CP_U输入脉冲 , 进行加法计数,仅当计数到 Q_D ~ Q_A全1时,且CPu为低电平时,进位CO输出为低电平；减法计数时 (CP_U=1,CP_D 为脉冲输入,CR=0,LD=1),仅当 Q_D~Q_A 全 0 时,且CP_D为低电平 时,借位BO输出为低电平。74LS193的管脚排列图如图37所示。

图3674LS161管脚排列图

图37 74LS193管脚排列图

三、实验内容与步骤

1.异步二进制加法计数器

（1） 将二片74LS112（双JK触发器）插入IC空插座中。

（2）其中CP接单次脉冲(或连续脉冲),R端接实验箱上的复位开关K₅。

（3）接通实验系统(箱)电源,先按复位开关K₅(复位开关平时处于1,此时LED灯亮,按下为0,则LED灯灭。再松开开关,恢复至原位处于1,LED灯亮)。计数器清零。

（4）按动单次脉冲(即输入CP脉冲),计数器按二进制工作方式工作。这时Q₃、Q₂、Q₁、Q₀的状态应和图32 (b)一致。如不一致,则说明电路有问题或接线有误,需重新排除错误后,再进行实验论证。

2.异步二进制减法计数器

（1）按图33 (a)接线。实际上,只要把异步二进制加法计数器的输出脉冲引线由Q端换成Q端,即为异步二进制减法计数器。

（2）输入单次脉冲CP,观察输出Q₃、Q₂、Q₁、Q₀的状态是否和图33(b)一致。

（3）将CP脉冲连线接至连续脉冲输出(注意：必须先断开与单次脉冲连线,再接到连续脉冲输出上),调节连续脉冲旋钮,观察计数器的输出。

3.用D触发器构成计数器

（1）按图34接线,即为4位二进制(十六进制)异步加法计数器。验证方法同上。从本实验不难发现,用D触发器构成的二进制计数器与JK触发器构成的二进制计数器的接线（即电路连接）不一样,原因是74LS74双D触发器为上升沿触发,而74LS112双JK触发器为下降沿触发。

（2）构成十进制异步计数器

在图34中,将Q₃和Q_l两输出端,接至与非门的输入端,输出端接计数器的四个清零端_Rd。图中虚线所示（原来R_d接复位按钮K₅的导线应断开）。按动单次脉冲输入,就可发现其逻辑功能为十进制（8421码）计数器。

4.集成计数器74LS161的功能验证和应用

（1）将74LS161芯片插入实验箱IC空插座中。D₀、D₁、D₂、D₃接四位数据开关 ,Q₀、Q₁、Q₂、Q₃、CO接五只LED发光二极管,置数控制端LD、清零端CR,分别接逻辑开关K₁、K₂,CT_P、CT_T分别接另二只逻辑开关K₃、K₄,CP接单次脉冲。接线完毕,接通电源,进行74LS161功能验证。

① 清零：拨动逻辑开关K₂ = 0（ CR= 0）则输出Q₀ ~ Q₃全为0,即LED全灭。

② 置数：设数据开关 D₃ D₂ D₁ D_o = 1010,再拨动逻辑开关K_I=0,K₂=1(即LD=0, CR=1),按动单次脉冲(应在上升沿时),输出Q₃Q₂Q_lQo = 1010,即D₃ ~ Do 数据并行置入计数器中,若数据正确,再设置D₃ ~ D₀为0111,输入单次脉冲,观察输出正确否(Q₃ ~ Q₀= 0111) 。如不正确,则找出原因。

③ 保持功能：置K₁=K₂=1(即CR=LD=1),K₃ 或 K₄= 0 ( 即 CT_T = 0 或 CT_p = 0 ),则计数器保持,此时若按动单次脉冲输入 CP ,计数器输出 Q₃ ~ Q₀不变（即LED状态不变）。

④ 计数：置K₁=K₂=1（即CR=LD=1）K₃=K₄=1（CT_T = CT_p = 1）则74LS161处于加法计数器状态。这时,可按动单次脉冲输入CP,LED显示十六进制计数状态,即从0000→0001→…1111进行顺序计数,当计到计数器全为1111时,进位输出LED发光二极管亮（即CO = 1,CO=CT_T?Q₃?Q₂?Q₁?Q₀）。

将CP接单次脉冲的导线去掉,连至连续脉冲输出端,这时可看到二进制计数器连续翻转的情况。

（2）十进制计数也可用74LS161方便地实现。将Q₃和Q_l通过与非门反馈后接到CR端。利用此法,74LS161可以构成小于模16的任意进制计数器。

同步置数法,就是利用LD这一端给一个零信号,使数据 D₃D₂D_ID₀ = 0110 （即十进制数6）并置入计数器中,然后以6为基值向上计数直至15(共十个状态),即0110→0111→1000→1001→1010→1011→1100→1101→1110→1111。所以利用（15）₁₀=（1111）₂状态CO为1的特点,反相后接到LD,而完成十进制计数器这一功能。同样道理,也可以从0、1、2等数值开始,再取中间十个状态为计数状态,取最终状态的“1”信号相与非后,作为LD的控制信号,就可完成十进制计数器。例如若D₃D₂D_lD₀ =（0000）₂ = 0则计到9,D₃D₂D_lD₀=（0001）₂ = 1则计到10,等等。

5.集成计数器74LS193的功能验证

74LSl93 计数器的使用方法和74LS161很相似。

（1）清零：74LS193的CR端与74LS161不同,它是“1”信号起作用,即CR=1时,74LS193清零。实验时,将CR置1,观察输出Q_D、Qc、Q_B、Q_A的状态,并和逻辑功能图37比较。

（2）计数：74LS193可以加、减计数。在计数状态时,CR = 0 ,LD = 1 ,CP_D=1,CP_U输入脉冲,为加法计数器；CP_U = 1 ,CP_D输入脉冲,计数器为减法计数器。

（3）置数：CR=0,置数数据开关为任一二进制数（如0111）,拨动逻辑开关 K₁=0（LD= 0）则数据 D、C、B、A己送入 Q_D ~ Q_A中。

（4）用74LS193也可实现任意进制计数器,这里不一一实验了。读者可以试做一下其它几个任意进制的计数器。

四、注意事项

集成片在使用时,不能带电接、拔导线。

五、实验总结

1.若用74LS193构成60进制计数器,电路如何？

2.总结74LS161二进制计数器的功能和特点。

第二篇：实验5 计数器及其应用1

实验5 计数器及其应用

　　一、实验目的

　　1、学习用集成触发器构成计数器的方法

　　2、掌握中规模集成计数器的使用及功能测试方法

　　3、运用集成计数计构成1/N分频器

　　二、实验原理

    计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

    计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

　　1、用D触发器构成异步二进制加／减计数器

　　图5－9－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的端和高一位的CP端相连接。

 

图5－9－1  四位二进制异步加法计数器

    若将图5－9－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

　　2、中规模十进制计数器

    CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－2所示。

 

图5－9－2  CC40192引脚排列及逻辑符号

图中 —置数端   CP_U—加计数端   CP_D —减计数端

     —非同步进位输出端        —非同步借位输出端

     D₀、D₁、D₂、D₃ —计数器输入端

     Q₀、Q₁、Q₂、Q₃ —数据输出端   CR—清除端

   　CC40192（同74LS192，二者可互换使用）的功能如表5－9－1，说明如下：

   　 表5－9－1

    当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

　  当CR为低电平，置数端也为低电平时，数据直接从置数端D₀、D₁、D₂、D₃ 置入计数器。

当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CP_D 接高电平，计数脉冲由CP_U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP_U接高电平，计数脉冲由减计数端CP_D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。             

    表5－9－2          加法计数

 

       

      减计数

3、计数器的级联使用

    一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。    

    图5－9－3是由CC40192利用进位输出控制高一位的CP_U端构成的加数级联图。

 

图5－9－3  CC40192级联电路

4、实现任意进制计数

   (1) 用复位法获得任意进制计数器

    假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。

   (2) 利用预置功能获M进制计数器

    图5－9－5为用三个CC40192组成的421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

 

  图5－9－4  六进制计数器                    图5－9－5  421进制计数器

图5－9－6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了5－5－1－12计数。

 

图5－9－6  特殊12进制计数器

   三、实验设备与器件

    1、 ＋5V直流电源            2、 双踪示波器

    3、 连续脉冲源              4、 单次脉冲源

    5、 逻辑电平开关            6、 逻辑电平显示器

    7、 译码显示器

    8、 CC4013×2（74LS74）  CC40192×3（74LS192）

       CC4011（74LS00）      CC4012（74LS20）

　　四、实验内容

　　1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。

　 (1) 按图5－9－1接线，_D 接至逻辑开关输出插口，将低位CP₀ 端接单次脉冲源，输出端Q₃、Q₂、Q₃、Q₀ 接逻辑电平显示输入插口，各_D接高电平“1”。

　 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q₃～Q₀ 状态。

　 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q₃～Q₀的状态。

   (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q₃、Q₂、Q₁、Q₀ 端波形，描绘之。

    5) 将图5－9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q₃～Q₀ 的状态。

　　2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

　　计数脉冲由单次脉冲源提供，清除端CR、置数端、数据输入端D₃ 、D₂、D₁、D₀  分别接逻辑开关，输出端 Q₃、Q₂、Q₁、Q₀接实验设备的一个译码显示输入相应插口A、B、C、D；和接逻辑电平显示插口。按表5－9－1逐项测试并判断该集成块的功能是否正常。

　 (1)　清除

　　令CR=1，其它输入为任意态，这时Q₃Q₂Q₁Q₀＝0000，译码数字显示为0。清除功能完成后，置CR＝0

　 (2)　置数

　   CR＝0，CP_U，CP_D 任意，数据输入端输入任意一组二进制数，令= 0，观察计数译码显示输出，予置功能是否完成，此后置＝1。

　 (3)　加计数

　　CR＝0，＝CP_D ＝1，CP_U 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP_U 的上升沿。

　 (4)　减计数

　　CR＝0，＝CP_U ＝1，CP_D 接单次脉冲源。参照3)进行实验。

　　3、图5－9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

  　4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。

    5、按图5－9－4电路进行实验，记录之。

　  6、按图5－9－5，或图5－9－6进行实验，记录之。

7、设计一个数字钟移位60进制计数器并进行实验。

五、实验结论

　　2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

按图5-9-2连接电路，并根据5-91逐项测试并判断该集成块，可得出该集成块具有清除、置数、加计数、减计数的功能，因此该集成块功能正常。

3、图5－9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

   按图5-9-3连接电路，令CP_D=1，CR1=CR2=0，=1，当输入1HZ连续计数脉冲时，可观察到译码显示器由00-99累加计数，因此，该十进制加法计数器可正常工作。

4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数。

_5、按图5-9-3连接线路，令CP_U ＝1，CR＝０，=1，在CP_D端接入１HZ连续计数脉冲时，可观察到译码显示器由９９－００递减计数，因此，该两位十进制减法计数器功能正常。

5、按图5－9－4电路进行实验，记录之。

按图５－９－４连接电路，并根据表５－９－１逐项进行测试，可得出该六进制计数器也具有清除、置数、加计数、减计数的功能，因此该集成块改造成功。

 6、按图5－9－5，或图5－9－6进行实验，记录之。

　　   按图5-9-４连接电路，令CP_D=1，CR1=CR2=0，经测试从数码管观察到由０１－１２进行累加计数，说明把两个十进制计数器改造成的十二进制计数器可以正常工作。

7、设计一个数字钟移位60进制计数器并进行实验。

将十进制计数器的CP_U 端接计数脉冲，端接入六进制计数器的CP_U 端，经测试可实现

００－５９累加计数。

  　

六、实验心得

这次实验主要是测试验证一些常用的计数器的功能，让我真真正正的在实践中体会到了课本里的理论知识，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，平时看课本时，有时问题老是弄不懂，做完实验后，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些计数器的功能及其应用，通过动手实践让我们对各个元件映象深刻。所以在这次实验过程中，我了解了很多计数器的功能，并且对于其在电路中的使用有了更多的认识。　通过实验，加强了我的动手、思考和解决问题的能力。

但在这次实验中我们遇到了一些难题，就是在街线路时心里想着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。

总的来说还是收获蛮大的，就是让我知道计数器除了计数功能外，还有一些附加功能，如异步复位、预置数、保持。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。