一、数字电路的发展与可编程器件的出现

高效、低耗、高精度、高稳定、智能化。

二、PLD的发展态势

向高集成度、高速度方向发展

向低电压和低功耗方向发展, 5V  ->  3.3V  -> 2.5V  -> 1.8V -> 更低

向数、模混合可编程方向发展

三、可编程逻辑器件的分类

按集成密度划分为

4.1.2 PLD的结构、表示方法

2.       PLD的逻辑符号表示方法

硬线连接单元(加号中间为大黑点) 

 被编程接通单元（加号中间为乘号）

被编程擦除单元（加号）

3.     编程连接技术

（1）熔丝(Fuse)和反熔丝(Anti-fuse)编程技术 熔丝编程技术是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。反熔丝编程技术也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。

（2）SRAM编程技术

FPGA器件中采用的主要编程工艺之一。SRAM型的FPGA是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接ROM存放FPGA的编程数据。

可反复编程，实现系统功能的动态重构

每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序

4.低密度可编程逻辑器件(LDPLD:Low-Density PLD)

(1) PROM (Programmable ROM)                       可编程只读存储器

20世纪70年代初。   与阵列固定，或阵列可编程。

(2) PLA(Programmable Logic Array)                     可编程逻辑阵列

20世纪 70年代初。   与阵列、或阵列都可编程。

(3) PAL(Programmable Array Logic)                     可编程阵列逻辑

20世纪70年代末 。  与阵列可编程，或阵列固定。

(4) GAL(Generic Array Logic )                          

20世纪80年代初。   大部分与阵列可编程，或阵列固定。

PROM          利用效率低

实现组合逻辑函数：将函数写为最小项之和形式，将对应的与项或起来即可。

容量＝与门数×或门数＝2n×m

PAL

专用输出结构 

特点：或非门输出或互补输出

常用器件：PAL16L8, PAL20L10等

可编程输入/输出结构 

（1）端口既可做输入也可做输出

（2）做输出端口时，输出信号又可被反馈到输入，构成简单的触发器

寄存器输出结构

        (1)增加了D触发器,整个PAL的所有D触发器共用一个时钟和输出使能信号。

(2)可构成同步时序逻辑电路

 异或输出结构 

          增加了异或门，使时序逻辑电路的设计得到简化。

4.2 CPLD和FPGA的结构和特点

一、PLD的发展历程

? PROM、EPROM、EEPROM

只能完成简单的数字逻辑功能

? PAL、GAL、PLA

PLD能以乘积和的形式完成大量的组合逻辑功能(规模较小)

? CPLD、FPGA

设计与制造集成电路的任务已不完全由半导体厂商来独立承担。

CPLD： (Complex Programmable Logic Device)复杂的可编程逻辑器件。专指那些集成规模大于1000门以上的可编程逻辑器件。ROM型器件停电数据可保存。

FPGA：(Field Programmable Gate Array)现场可编程门阵列。它是一种由掩膜可编程门阵列和可编程逻辑器件两者演变而来的通用型用户可编程器件。RAM型器件停电数据不可保存，须与存储器连用。

4.2.2 CPLD/FPGA的特点

1，基本结构

CPLD     集总式互连

? 可编程逻辑宏单元LMC，Logic Macro Cell（结构较复杂）

? 复杂的I/O控制块（完成芯片上逻辑与外部封装脚的接口）

? 逻辑单元之间采用连续式互连结构（固定长度的金属线） 内部延时时间固定，可预测

? FPGA   分布式互连

? 可编程逻辑功能块（实现用户功能的基本单元）

? 可编程I/O块（完成芯片上逻辑与外部封装脚的接口）

? 逻辑单元之间采用分段式互连结构（不同长度的金属线）内部延时时间不固定，预测性差

2，编程工艺

CPLD

?EPROM    ?EEROM     ?FLASH

FPGA

?反熔丝（Actel）   ?RAM（Xillinx）

3，器件规模（左CPLD,右FPGA）

集成规模  小（最大数万门）         大（最高达百万门）

单元粒度  大（PAL结构）           小（PROM结构）

互连方式  集总总线                 分段总线、长线、专用互连

编程工艺  EPROM、                SRAM

EEROM、Flash                    

编程类型  ROM型                   RAM型，须与存储器连用

4.2.3复杂可编程逻辑器件（CPLD）的结构和基本原理

一般所有超过某一集成度（如1000门以上）的PLD器件都称为CPLD

可以把CPLD的基本结构看成由可编程逻辑阵列（LAB）、可编程I/O控制模块、可编程内部连线（PIA）等三部分组成。

一、 复杂可编程逻辑器件（CPLD）的结构

1．可编程逻辑阵列（LAB）

可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成， LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。

（1）乘积项共享结构

在CPLD的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。

（2）多触发器结构

早期可编程器件的每个输出宏单元（OLMC）只有一个触发器，而CPLD的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端

相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端

相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。

（3）异步时钟

早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。

2．可编程I/O单元（IOC）

CPLD 的 I/O 单元是内部信号到I/O引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。

3．可编程内部连线（PIA）

作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。

4.2.4现场可编程门阵列（FPGA）的结构和基本原理

FPGA具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。FPGA器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。

一、FPGA的基本结构

（1）CLB：分布于芯片中央，实现规模不大的组合、时序电路。

（2）IOB：分布于芯片四周，实现内部逻辑电路与芯片外部引脚的连接。

（3）IR：包括不同类型的金属线、可编程的开关矩阵、可编程的连接点。经编成实现CLB之间，CLB与IOB之间的连接。

（4）SRAM:存放CLB、IOB以及互连开关的编程数据。断电时，SRAM信息丢失，FPGA不能实现任何功能。每次通电时，需给SRAM“装载”信息，自动完成。信息存放在EPROM。

SRAM的特点：可靠，抗干扰能力强，综合测试能力强。

1．可编程逻辑块（CLB）

CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。逻辑函数发生器主要由查找表LUT(look up table)构成

2．输入/输出模块（IOB）

IOB 主要由输入触发器、输入缓冲器和输出触发锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。

3．可编程互连资源（PIR）

PIR由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现 FPGA 内部的 CLB 和 CLB 之间 、 CLB 和 IOB 之间的连接。

二、CPLD与FPGA的区别

CPLD                      FPGA

内部结构   Product－term               Look－up Table

程序存储   内部EEPROM              SRAM，外挂EEPROM

资源类型   组合电路资源丰富           触发器资源丰富

集成度           低                         高

使用场合   完成控制逻辑               能完成比较复杂的算法

速度             慢                         快

其他资源         －                   EAB，锁相环

保密性        可加密                  一般不能保密

FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。

FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。

FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。

FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制。CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。

第二篇：EDA复习总结

一．名词解释

EDA 电子自动化设计 electronic design automation

FPGA 现场可编程门阵列 field programmable gate array

CPLD 复杂可编程逻辑器件 complex programmable logic device

ASIC 特定用途集成电路 application specific integrated circuit

IP 知识产权 intellectual property

SOC 片上系统 system on a chip

FSM 有限状态机 finite state machine

MPW 多用途晶圆 multi project wafer

DSP 数字信号处理器 digital signal processor

MCU 微程序控制器 micro control unit

HDL 硬件表述语言 hardware description language

VHDL 超高速集成电路硬件描述语言

very high speed integrated circuit hardware description language

二．简答题

1.top-down方法：从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程。从顶向下设计由功能级，行为级描述开始；寄存器传输（RTL）级描述为第一个中间结果，再将RTL级描述由逻辑综合网表或电路图；利用EDA工具将网表自动转换换成目标文件下载到现场可编程门阵列|复杂可编程逻辑器件或通过自动布局布线设计成专用集成电路，从而得到电路与系统的物理实现。

2.逻辑综合主要通过综合工具，依据设计人员设定的时序，面积等约束条件，将与工艺无关的RTL级的电路逻辑描述程序，转化为与工艺相关的电路，是将程序设计转化为硬件实现的重要环节。

3.简述可编程器件与ASIC在设计应用成本等方面的优缺点

面向可编程逻辑器件的设计其设计投入资金小，风险小，开发周期短，调试灵活，易学易用，而ASIC设计的设计资金投入大，流片费用都很昂贵，研发投片制作其有一定的失败风险，且其开发周期较长，调试改动设计都比较困难，不过，产品进入大批量生产后，ASIC成品的成本往往低于可编程器件成本。

4.top-down过程分为：行为级描述，寄存器传输(RTL)级描述,逻辑综合，物理实现。

5.VHDL描述方式：行为级描述，RTL级描述方式，结构级描述方式。

6.仿真过程：行为级仿真，RTL仿真，门级仿真，后仿真。

7.Top-down设计方法特点：

1）在系统设计早期就能发现设计中存在的问题，并尽可能在早期设计阶段就能解决问题。

2）自动化

8.top-down优势

1）在系统设计早期发现设计中存在的问题，提高设计的一次成功率。

2）大大缩短了系统设计的周期，减少系统开发所耗用的时间。

3）易于系统划分和项目管理，使几十万乃至几百万的大规模复杂数字电路的设计成为可能。

4）设计效率提高，可减少设计人员。

5) 通过设计共享，避免重复设计。

9.HDL：指电子技术高层设计阶段中所采用的硬件描述语言。

特点：1、HDL以行为级描述见长，它能从比较抽象的角度描述电子实体的行为，能够进行早期仿真。

2、HDL能够进行结构化描述，它能从具体的角度描述电子实体结构，便于存档，便于共享。

3、HDL具备了从比较抽象到比较具体的多个层面上进行混合描述能力，降低了硬件电路设计难度。

4、既能被仿真又能被综合。

10.VHDL特点：

1）通用型好，适用面广 2）重用性好 3）可靠性好 4）以行为级描述见长。

11.IP分为软核，硬核，固核

软核：第二阶段，寄存器级设计结果，且经过RTL级仿真验证。通常以HDL语言形式提交。

固核：第四阶段，经过FPGA实物验证的设计结果。通常以门级网表的形式提交。 硬核：第四阶段，经过ASIC工艺验证的设计结果。通常以版图的形式提交。 三者的价值：

从FPGA角度看固核最有价值 从ASIC角度看硬核最有价值

软核则由于它与工艺和器件均无关，具有高度灵活性，从而具有独特价值。

固核硬化：将固核转化为硬核。

硬核软化：因为硬核必须用过交换或出售才能实现价值最大化。而在硬核交换过程中，为了保护硬核知识产权，IP提供者往往将硬核以黑匣子形式提供给用户，同时能将硬化软化，即采用硬件描述语言对硬核的功能进行行为级描述，通过使用该行为级描述，在保护匣子具体内容的同时，仍可进行IP仿真。

12.FPGA/CPLD在EDA中具有重要作用

1）VHDL程序用过FPGA/CPLD可以得到EDA设计的最终产品，在产品数据较小时快速占领市场。

2）VHDL程序通过FPGA/CPLD验证可以形成固核具有一定商品价值。

3）VHDL程序的FPGA/CPLD验证试验是一种ASIC设计的硬件仿真工具。

13.并行语句和顺序语句在使用上有哪些差异：

1）并发语句只能够出现在并发语句结构中，如结构体，BLOCK等，并发语句的执行与其在程序中的书写顺序无关；

2）顺序语句只能够出现在顺序语句结构中，如PROCESS，过程，函数等结构中，其执行与书写顺序相关，写在前面的语句先执行，写在后面的依据后执行。

14.数据类型是用标示符表征某个或某个数值的集合，数据类型按照定义可分为标准预定义数据类型和用户自定义数据类型，还有用户自定义数据类型。在VHDL中若某个对象被声明为某种类型，其值必须在该数据类型所限定的取值范围之中，且只有相同的数据类型才能做赋值或运算，不同数据类型的数据必须通过类型转换一致后，才能运算。故说VHDL语言是强数据类型的描述语言。

15.描述行为语言：信号赋值语言，进程语句，子程序，块语句，断言语句。

描述结构语句：元件语句（COMPONENT），生成语句（GENERATE），参数说明语句（GENERIC）

16.并行信号赋值语句：一般信号赋值，条件信号赋值，选择信号赋值。

17.什么是EDA？

EDA技术是一种以计算机为基本工作平台，利用计算机图形学，拓扑逻辑学，计算数学以及人工智能学等多种计算机应用学科的最新成果而开发出来的一整套软件工具，是一种帮助电子设计工程师从事电子元件产品和系统设计的综合设计，电子设计自动化技术，方法一般采用自顶向下的设计方法，也叫正向设计，它是针对传统的自底向上的设计方法而提出的。

18.什么是IP核？学习VHDL与掌握IP核技术的关系四什么？

IP核是具有知识产权的集成电路芯核的简称，其作用是把一组拥有知识产权的电路设计集合在一起，构成芯片的基本单位，以供设计时“搭积木”之用。

19.信号赋值语句在进程做并行语句，并发执行，与语句所处位置无关。

信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处位置无关。 信号赋值语句符号为“<=” 变量赋值符号位”:=”

用于信号赋值动作，不立即生效 用于变量赋值动作，会立即生效

20.Active—HDL软件工具对VHDL程序进行仿真方法有哪些?

利用Active—HDL软件工具对VHDL程序进行仿真时，常用的三种仿真方法：

1）用图形化界面加激励（或手动测试加激励）方法简单，常用于初学者或简单的小程序仿真。

2）编写测试平台文件（或编写testbench)的仿真方法可以方便地使用VHDL编写做激励文件。常用于工程设计实践，尤其适用于需要反复多次仿真或测试激励的跨平台移植。

3）编写宏文件的仿真方法用命令行，批处理文件方式编写激励，常用于需要多次仿真时，一次性编写激励，多次仿真时反复使用。

21.进程的“敏感信号”，也称敏感表，是进程的激活条件，可由一个信号或多个信号组成之间用“，”隔开。

当敏感信号表中的任意一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕后，进程即进入等待挂起状态，直到下一次敏感表中的信号有时间发生，进程再次被激活，如此循环往复。

22.VHDL程序的组成部分包括哪些？

实体：描述设计单元的外围接口信号和内部参数。

构造体：描述设计单元的内部结构和逻辑行为。

配置：为设计单元从多个构造体中选择合适的构造体或从库中选取合适的元件以便于进行设计单元的仿真或综合。

程序包：存放各设计模块都能共享的数据类型，常熟和子程序。

库：存放已经编译了的元件和程序包，以便在设计单元中使用，库可由系统工程师的自信设计或由ASIC芯片制造商提供。

23.端口方向有哪几种？

端口：

In：输入端口，在设计单元内部只可读，在设计单元内不可对其赋值。

Out：输出端口，在设计单元内部只可写，不可反馈至设计单元内部作逻辑电路的输入型号。

Inout：输入通道和输出通道共享引脚的双向端口，在设计单元内部分时可读可写，需要控制信号控制何时读，何时写，输入和输出通道不能同时有效。

Buffer：缓冲输出端口，可反馈至设计单元内部作为逻辑电路的输入信号，故可在设计单元内部可读可写。

Linkage：链接端口，无指定方向，可以与任意方向信号链接。

24.VHDL有哪几种描述方式？分别用于什么场合？

逻辑综合：在top-down流程中，EDA软件可以将源程序自动转换为描述底层逻辑门互联关系的门级网表，从而与最终的可编程器件或ASIC硬件实现相对应。

行为级描述方式是抽象程度最高的电路建模方式，源程序主要描述电路的输出端口随输入变化而变化规律，程序描述贴近人类高级语言，不可被综合。

寄存器级通过描述数据从输入到输出的运算处理按时了电路结构综合。

结构描述方式是层次化设计思想的体现，是描述电路硬件连接的建模方式，源程序可否被综合，依赖被调用元件可综合否。

25.什么是数据对象？常用的数据对象有哪些几种？

常用数据对象:信号，变量，常量

在VHDL程序中凡是可以被赋值的对象称为数据对象。

26.信号延时有哪几种？它们有何异同？

信号延时：

传播延时：直接模拟导线上信号的延时。任何信号传入导线的一段，经过一段延时信号必须从导线另一段输出。

惯性延时：模拟某类元件的延时特征，信号传入软件后，在指定时间内输入信号必须保持不变，元件的输出端才会有响应。

27.什么是数据类型？它可以分为哪几大种？每一种类型中包括哪些具体类型？

数据类型：标准数据类型，用户自定义数据类型，用户自定义子类型。

标准数据类是在VHDL预定义库中定义的数据类型，在使用时不需要作参考库和程序包申明。

位、矢量位、整数、自然数。正整数、实数、布尔量、字符、字符串、时间、错误等级。 用户自定义数据类型：

在VHDL中用户还可以自己定义所需数据类型。

语法格式：Type <数据类型> Is 数据类型定义；

枚举类型、数组类型、存取类型、文件类型、记录类型、时间类型。

用户自定义子类型：

用户自定义的子类型，是对已定义数据类型取值范围加以限制得到的子集。

语法格式：SUBTYPE <子类型名> IS 原数据类型名 [范围]

28.VHDL中操作符主要有哪几类？它们都分为哪些主要元素？

逻辑运算符： not(非) and(与) or(或) nand(或与) nor(或非) xor(异或)

算数运算符：+ - * / MOD(求模) REM(取余) * *(指数) ABS(取绝对值) 关系运算符：= /= < > <= >=

并置运算符：& 用于位链接。

算数运算符 + - *能够真正被综合，MOD REM 分母的操作数为2乘方的书，逻辑电路综合是可能的。

29. 什么是层次化？

层次化设计基于电子系统的结构化建模方式，对系统的功能和结构进行描述，层次化设计奖系统逐级划分，将较独立的功能或逻辑电路单独建模，与参考库中的底层元件一起调用。作为可调用元件，在确保正确的情况下，调入高层次的设计中作为实例使用，在系统设计中，采用层次化设计方法，可以有效地简化设计难度，明确系统架构，促进团队合作和共享。

30.什么是组合逻辑？其VHDL程序设计有何特点？

组合逻辑就是指数字电路在任何时刻仅仅取决于该时刻数字电路的输入，与历史输入无关。

用VHDL描述组合逻辑电路，使用并行语句或使用进程。

31.什么是时序逻辑？其VHDL程序设计与组合逻辑的有何不同？

时序逻辑电路指数字电路在任何时刻的输出不仅取决于该时刻数字电路输入，而且取决于电路原来状态，或者说还与历史输入有关。

用VHDL描述时序电路：必须使用到进程。

32.常用EDA工具：Active-HDL,FPGA-Express,ISE,Cadence,Verilog-XL,NC-verilog,Maxplus-II.

33.‘U’初始状态 ‘X’不定态 ‘0’强0态 ‘1’强1态 ‘Z’高阻态 ‘L’弱0态 ‘H’弱1态 ‘W’ 弱补丁太 ‘-’无关态

34.mealy:输出由状态机的输入和状态机的状态共同决定。

Moore:输出仅与状态机的状态有关，与状态机的输入无关。