实验二 电子秒表
一、实验目的
1、学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2、掌握电子秒表的调试方法。
二、实验原理
图2－1为电子秒表的电原理图。按功能分成四个单元电路进行分析。
数字电子技术基础课程设计（一）——电子钟
数字电子技术基础
课程设计
电子秒表
一．设计目的：
1、了解计时器主体电路的组成及工作原理;
2、熟悉集成电路及有关电子元器件的使用;
3、学习数字电路中基本RS触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
二．设计任务及说明：
电子秒表电路是一块独立构成的记时集成电路芯片。它集成了计数器、、振荡器、译码器和驱动等电路，能够对秒以下时间单位进行精确记时，具有清零、启动计时、暂停计时及继续计时等控制功能。
设计一个可以满足以下要求的简易秒表
1.秒表由5位七段LED显示器显示，其中一位显示“min”,四位显示“s”，其中显示分辩率为0.01 s，计时范围是0—9分59秒99毫秒；
2.具有清零、启动计时、暂停计时及继续计时等控制功能；
3.控制开关为两个：启动（继续）/暂停记时开关和复位开关
三．总体方案及原理:
电子秒表要求能够对时间进行精确记时并显示出来,因此要有时钟发生器,记数及译码显示,控制等模块,系统框图如下:
时钟发生器 记数器 译码器
显示器
控制器
图1.系统框图
其中：
(1)时钟发生器：利用石英震荡555定时器构成的多谐振荡器做时钟源,产生100HZ的脉冲;
(2)记数器：对时钟信号进行记数并进位,毫秒和秒之间10进制,秒和分之间60进制;
(3)译码器：对脉冲记数进行译码输出到显示单元中；
(4)显示器：采用5片LED显示器把各位的数值显示出来，是秒表最终的输出，有分、秒、和毫秒位；
(5)控制器：控制电路是对秒表的工作状态（记时开始/暂停/继续/复位等）进行控制的单元，可由触发器和开关组成。
四．单元电路设计，参数计算和器件选择：
1.时钟发生单元
时钟发生器可以采用石英晶体震荡产生100HZ时钟信号，也可以用555定时器构成的多谐振荡器，555定时器是一种性能较好的时钟源，切构造简单，采用555定时器构成的多谐振荡器做为电子秒表的输入脉冲源。
因输出要求为100HZ的，选择占空比为55%，可根据
T=（ ）Cln2=0.01
可选择的电阻进行连接可在输出端3获得频率为100HZ的矩形波信号，即T=0.01S的时钟源，当基本RS触发器Q＝1时，门5开启，此时100HZ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP2。
图2.时钟发生器555定时器构成的多谐振荡器
2.记数单元
记数器74160、74ls192、74ls90等都能实现十进制记数，本设计采用二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图3所示，555定时器构成的多谐振荡器作为计数器①的时钟输入。计数器①及计数器②接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.01～0.09秒；0.1～0.9秒计时，计数器②及计数器③，计数器③和计数器④也接成8421码十进制形式，计数器④和计数器⑤接成60进制的形式，实
现秒对分的进位。
集成异步计数器74LS90简介
74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
图3为74LS90引脚排列，表1为功能表。
通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：
(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。
(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。
(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端， 则构成异步8421码十进制加法计数器。
(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端， 则构成异步5421码十进制加法计数器。
(5)清零、置9功能。
a) 异步清零
当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。
b) 置9功能
当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001。 图3.74LS90引脚排列（下）
输 入 输 出 功 能
清 0 置 9 时 钟 QD QC QB QA
R0(1)、R0(2) S9(1)、S9(2) CP1 CP2
1 1 0
× ×
0 × × 0 0 0 0 清 0
× ×
0 1 1 × × 1 0 0 1 置 9
0 ×
× 0 0 ×
× 0 ↓ 1 QA 输 出 二进制计数
1 ↓ QDQCQB输出 五进制计数
↓ QA QDQCQBQA输出8421BCD码 十进制计数
QD ↓ QAQDQCQB输出5421BCD码 十进制计数
1 1 不 变 保 持
表1 .74LS90功能表
10秒到分位的6进制位可在十进制的基础上将QB、QC连接到一个与门，它的置零信号与系统的置零信号通过一个或门连接接至R0(1)，即当记数为6或有置零信号是均置零，如图4所示。
图4 .74ls90组成的6进制记数器
3 .译码显示单元
74LS248（74LS48）是BCD码到七段码的显示译码器，它可以直接驱动共阴极数码管。它的管脚图如图5所示. 显示器用 LC5011-11 共阴极LED显示器.(注：在multisim中仿真可以用译码显示器DCD_HEX代替译码和显示单元)。
图5. 74LS248管脚图
4 .控制单元
（1） 启动（继续）/暂停记时开关
采用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。
它的一路输出作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。 按动按钮开关B（接地），则门1输出 ＝1；门2输出Q＝0，K2复位后Q、状态保持不变。再按动按钮开关K1 ,则Q由0变为1，门5开启, 为计数器启动作好准备。由1变0，送出负脉
冲，启动单稳态触发器工作。
（2） 清零开关
通过开关对每个计数器的R0(2)给以高电平能实现系统的清零。
五：在MULTISIM中进行仿真
将各个芯片在MULTISIM8中连接并进行仿真，仿真如图6所示，结果正确。
六：设计所需元件
555触发器一片，74ls90五片，74ls248五片，LC5011-11 共阴极LED显示器五片， 电容、电阻若干。
七：设计心得
本次课程设计对数字电子技术有了更进一步的熟悉，实际操作和课本上的知识有很大联系，但又高于课本，一个看似很简单的电路，要动手把它设计出来就比较困难了，因为是设计要求我们在以后的学习中注意这一点，要把课本上所学到的知识和实际联系起来，同时通过本次电路的设计，不但巩固了所学知识，也使我们把理论与实践从真正意义上结合起来，增强了学习的兴趣，考验了我们借助互联网络搜集、查阅相关文献资料，和组织材料的综合能力
图2－1 电子秒表原理图
1．基本RS触发器
图2－1中单元I为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。 它的一路输出作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。
按动按钮开关K2（接地），则门1输出＝1；门2输出Q＝0，K2复位后Q
、状态保持不变。再按动按钮开关K1,则Q由0变为1，门5开启,为计数器启动作
好准备。由1变0，送出负脉冲，启动单稳态触发器工作。
基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。
2．单稳态触发器
图2－1中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图2－2为各点波形图。
单稳态触发器的输入触发负脉冲信号vi由基本RS
触发器端提供，输出负脉冲vO通过非门加到计数器的清除端R。
静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻ROff。定时元件RC取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电路的RP和CP。
单稳态触发器在电子秒表中的职能是为计数器提供清零信号。
图2－2单稳态触发器波形图 图2－3 74LS90引脚排列
3．时钟发生器
图2－1中单元Ⅲ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
调节电位器 RW，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器Q＝1时，门5开启，此时50HZ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP2。
4．计数及译码显示
二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图2－1中单元Ⅳ所示。其中计数器①接成五进制形式，对频率为50HZ的时钟脉冲进行五分频，在输出端QD取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。计数器②及计数器③接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1～0.9秒；1～9.9秒计时。
注：集成异步计数器74LS90
74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
图2－3为74LS90引脚排列，表2－1为功能表。
通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：
(1) 计数脉冲从CP1输入，QA作为输出端，为二进制计数器。
(2) 计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。
(3) 若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。
(4) 若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。
(5) 清零、置9功能。
a) 异步清零
当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。
b) 置9功能
当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001。
表2-1
输 入 输 出
清 0 置 9 时 钟 RCPQD QC QB QA 0(1)、R0(2) S9(1)、S9(2) 1 CP2 1 1 0 ×
× 0 × × 0 0 0 0
0 ×
× 0 1 1 × × 1 0 0 1
↓ 1 QA 输 出
1 ↓ QDQCQB输出
0 × 0 × ↓ QA QDQCQBQA输× 0 × 0 出8421BCD码
QD ↓ QAQDQCQB输
出5421BCD码
1 1 不 变
单稳态触发器
电子电路 2010-05-12 17:45:10 阅读127 评论0 字号：大中小 功 能 清 0 置 9 二进制计数 五进制计数 十进制计数 十进制计数 保 持
单稳态触发器被广泛用于脉冲整形、延时（产生滞后于触发脉冲的输出脉冲）以及定时（产生固定时间宽度的脉冲信号）等。单稳态触发器的暂稳态通常是靠RC电路的充、放电过程来维持的，RC电路可接成两种形式：微分和积分电路形式
一、单稳态触发器的工作特性：
1．它有稳态和暂稳态两个不同的工作状态；
2．在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，电路能自动返回稳态；
3．暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。
二、微分型单稳态触发器
1．电路结构
采用CMOS门电路和RC微分电路
图8.2.1 微分型单稳态触发器
2．工作原理
1）在稳态下，VI=0, VI2=VDD， 故Vo=0， Vo1=VDD，C上无电压
当触发脉冲VI加到输入端时，经过微分电路输出很窄的正、负脉冲Vd。当Vd上升到VTH以后，引发正反馈过程：
2） Vo1 迅速跳变为低电平，VI2 也同时跳变为低，Vo跳变为高电平，电路进入暂稳态。同时电容C开始充电，VI2逐渐升高
3）当VI2升高至VTH时，此时若触发脉冲已消失，则Vo1，VI2迅速跳变为高电平，并使输出返回Vo=0，电路恢复稳态。同时电容C放电到C上电压为0。
输出脉冲幅度：Vm=VOH-VOL
输出脉冲宽度：
恢复时间：Tre=(3~5)RONC分辨时间：Td=tw+Tre微分型单稳态触发器的工作波形
图8.2.2 图6.3.1电路的电压波形图
3．单稳态触发电路的应用：
1）脉冲整形：将输入的不规则脉冲整型为具有一定幅度和一定宽度的脉冲。
2）脉冲延时：可改变单稳态触发器的Rb1、C来调节延迟时间。
3）定时：调节单稳电路中的定时元件Rb1或C，可改变控制时间的长短。
第二篇：电子秒表实验报告
课程设计(综合实验)报告
( 2011 -- 2012 年度第 1 学期)
名 称：VHDL语言与系统设计
题 目：电子秒表
院 系：电气与电子工程学院
班 级： 信息1001、1002班
学 号：1101200112
1101200225
1101200228
学生姓名：刘东俊、周晨轶、赵照迪
指导教师： 陈晓梅
设计周数： 2周
成 绩：
日期： 20##年 1月 11日
《VHDL语言与数字系统设计》课程设计
任 务 书
一、目的与要求
本课程设计是学生在完成数字电子技术基础课程的学习后，使用ＶＨＤＬ硬件描述语言和可编程逻辑器件进行电路设计的实践课程。主要内容包括：
二、主要内容
1． VHDL的基本知识:实体,结构体,数据类型,对象.
2． VHDL的描述方法:行为描述,数据流描述,结构描述.
3． 组合逻辑电路和时序逻辑电路的VHDL模型
4． 数字系统设计实例
三、进度计划
四、设计（实验）成果要求
1． 对于基础实验部分，完成程序的校对和修改，理解各种典型单元电路的设计思路。展示仿真波形和RTL综合电路图。
2． 对于电子综合题目设计部分，独立完成具有特定功能的综合电子系统的VHDL描述，并展示仿真波形和RTL综合电路图，验证设计功能。并分析和说明设计思路。
五、考核方式
平时出勤10分
基础实验调试 30 分
综合设计题目展示和答辩 50分
实验报告 10分
注：根据课程设计、综合实验的内容将标题任选其一。
学生姓名：刘东俊、周晨轶、赵照迪
指导教师： 陈晓梅
20##年 1月 11 日
一、 课程设计（综合实验）的目的与要求
1.1设计实验目的与要求
设计一个电子秒表，具有以下要求：
1. 利用计数器接受分频电路输出的计数脉冲，并通过数码显示器显示出来，完成0.1—99.9s的秒表计时。
2. 使用基本RS触发器及其他外围电路制作电子秒表的控制开关，实现“开始计数”，“停止并保持计数”和“清零并准备开始重新开始计数”的功能。在秒表计数期间应使“开始计数”
和“清零并准备重新开始计数”无效。
3.培养我们运用有关课程的基础理论和技能解决实际问题，并进一步提高专业基本技能、创新能力。通过课程设计，学习到设计写作方法，能用文字、图形和现代设计写作方法系统地、正确地表达课程设计和研究成果。
1.2 系统设计
根据数字秒表的功能，可以将系统电路划分为4部分：R,S锁存器、计数器、十分频和与门。其中含3个十进制计数器 实验中总共包括3要点：计数、保持原态和清零，通过以上部分可以实现上述要求。
：
（1）RS触发器
设计思路：要实现计数、暂停和清零等功能，需先设计出一个RS触发器、 RS触发器：
--RS
Library IEEE ;
use IEEE.std_logic_1164.all ;
ENTITY latchinf IS
PORT
(R, S : IN std_logic;
q : OUT std_logic);
END latchinf;
ARCHITECTURE maxpld OF latchinf IS
BEGIN
latch : PROCESS (R, S)
BEGIN
IF R = '0' AND S='1' THEN
q <= '0';
elsIf S='0'AND R='1' THEN
q<='1';
END IF;
END PROCESS latch;
END maxpld;
当R=1、S=0时，Q=1;
当R=0、S=1时，Q=0；
当R=1、S=1时，Q保持不变。
（2）计数器：用来实现从0.1~99.9的计数功能，由3个十进制计数器构成
library ieee;
use ieee.std_logic_1164.all;
entity counters4 is port
( clk:in std_logic;
clear:in std_logic;
x1:out std_logic_vector(3 downto 0);
x2:out std_logic_vector(3 downto 0);
x3:out std_logic_vector(3 downto 0));
end counters4;
architecture A of counters4 is
component counters3
port (clk:in std_logic;
clear:in std_logic;
qg3:out std_logic_vector(3 downto 0));
end component;
signal s1,s2:std_logic_vector(3 downto 0);
begin
A: counters3 port map(clk ,clear,s1);
A1:x1<=s1;
B: counters3 port map(s1(3),clear,s2);
B1:x2<=s2;
C: counters3 port map(s2(3),clear,x3);
end A;
当时钟来下降沿时计数，分别在3个输出端输出3个四位二进制数；
当清零端来高电频时实现异步清零。
（3）十分频：将输入的0.01S转化为0.1S的时钟
Library IEEE ;
use IEEE.std_logic_1164.all ;
use IEEE.std_logic_unsigned.all ;
ENTITY counters3 IS
PORT (clk : IN std_logic;
clear : in std_logic;
qg3 : OUT std_logic_vector(3 downto 0) );
END counters3;
-- A synchronous clear enable counter
architecture A of counters3 is
begin
counter_process:
PROCESS (clk)
VARIABLE cnt : std_logic_vector(3 downto 0);
BEGIN
if clear='1' then cnt :="0000";
elsiF clk'EVENT AND clk ='0' THEN
if cnt ="1001" THEN
cnt := "0000";
else cnt := cnt+1;
END IF;
END IF;
qg3 <= cnt;
END PROCESS;
end a;
运行波形如下
图为十进制计数器实现异步清零，取最高位实现十分频功能。
（4）与门：基本元件
Library IEEE ;
use IEEE.std_logic_1164.all ;
entity and1 is port
(m:in std_logic;
n:in std_logic;
mn:out std_logic);
end entity;
architecture and11 of and1 is
begin mn<=m and n;
end and11;
只要m或n中有一个为0，输出就为0。
1.3总的程序设计
将以上几个模块利用port map语句连接起来，注意添加局部信号变量，运行即可。
Library IEEE ;
use IEEE.std_logic_1164.all ;
entity dianzimiaobiao is
port(LA:in std_logic;
LB:in std_logic;
LC:in std_logic;
clk:in std_logic;
wave1:out std_logic_vector(3 downto 0);
wave2:out std_logic_vector(3 downto 0);
wave3:out std_logic_vector(3 downto 0));
end dianzimiaobiao;
architecture dianzimiaobiao1 of dianzimiaobiao is
component counters3
port( clk : IN std_logic;
clear : IN std_logic;
qg3 : OUT std_logic_vector(3 downto 0));
end component;
component counters4
port( clk : IN std_logic;
clear : IN std_logic;
x1:out std_logic_vector(3 downto 0);
x2:out std_logic_vector(3 downto 0);
x3:out std_logic_vector(3 downto 0));
end component;
component latchinf
PORT(
R, S : IN std_logic;
q : OUT std_logic);
end component;
component and1
port(m:in std_logic;
n:in std_logic;
mn:out std_logic);
end component;
signal Q,
X,
Y:std_logic;
signal Z: std_logic_vector(3 downto 0);
begin
a: latchinf port map(LA,LB,Q);
b: and1 port map(Q,clk,X);
c: and1 port map(not Q,LC,Y);
d: counters3 port map(X,'0',Z);
e: counters4 port map(Z(3),Y,wave1,wave2,wave3);
end dianzimiaobiao1;
运行波形如下
加计数：
当LA=1 LB=0时，实现加计数。
保持状态：
当LA=0 LB=1时，保持原状态不变。
清零：
在保持的基础上，使LC=1，实现清零功能。
二、 感想
经过这次的数字电子秒表的VHDL课程设计后，我从中学到了好多东西。在我们上了一个学期的数字电子技术基础课后，我们已经对数字电子技术有一定的了解，加上之前学过的电路课，我们可以独立完成数字电子技术基础课程设计了，不过当中还是遇到许多不懂的问题。通过这次自己动手的课程设计，我学会了设计数字电子电路的一般方法，还进一步熟悉数字电子器件的使用。这个课程设计课我还不是很熟悉，第一次做难免会感到陌生，而且对很多基本的东西都不是很清楚，在一定程度上影响了我们的课程设计的质量，希望能在以后的时间里认真学习好这些基础的东西。我对这个课程设计课有着深刻的体会：要想做好这个课程设计，就必须认认真真地去做，不要怕麻烦，遇到不懂的问题就要主动去问同学或者老师。最后我希望课程设计课能够再多一点给我们提供动手的机会，并让我们多点发挥主观能动性和创造能力，这样可以在学到东西的同时又能发散大家的思维。
总之，通过这次练习我有了很多收获。在摸索该如何设计电路使之实现所需功能的过程中，特别有趣，培养了我的设计思维，增强了动手能力。
三、 参考文献
科学出版社 EDA技术实用教程（潘松、黄继业编著）。