实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、 实验内容
用MAX+plus II 10.1设计一位全加器
2、 实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、 实验环境
MAX+plus II 10.1
4、 设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、 详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计 2、全加器的设计 3、分配管脚 4、编译
5、仿真 6、下载 7、观察结果
6、 实验结果与分析
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专业班级： 2010级电子2班
学号： 10200207 姓名：周 娟
EDA 技术实验报告
实验项目名称：在QuartusII中用原理图输入法设计1位加法器
实验日期： 20##-5-10 实验成绩：
实验评定标准：
一、 实验目的
熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设 计的方法。
二、 实验器材
电脑一台 ，试验箱一个
三、 实验内容（实验过程）
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浙江万里学院实验报告
课程名称：可编程逻辑器件应用
实验名称：全加器的设计
专业班级：通信 姓名： 黄文龙 学号：2010014139实验日期：2011.3.29
一、实验目的：
1．掌握QuartusII软件使用流程。
2．熟悉Altera DE2实验板的开关按键模块，LED显示模块。
二、实验内容：
在QuartusII软件中使用vhdl语言和原理图输入法设计并实现一个1位全加器。
三、实验结果：
1. 半加器VHDL程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
port (x,y,cin :in bit;
cou,sum :out bit );
end f_adder;
ARCHITECTURE df OF f_adder IS
signal s1:bit;
signal c1:bit;
signal c2:bit;
begin
s1 <= (x xor y);
c1 <= (x and y);
c2 <= (s1 and cin);
sum <= (s1 xor cin);
cou <= (c1 or c2 );
end df;
2. 全加器原理图
由2个半加器组成一个全加器
2. 仿真结果以及说明
输入y为1，输入y为10ns的时钟，cin为20ns的时钟。则在x，y，cin只有1个为1时，和sum为1，进位con为0；在x，y，cin只有2个为1时，和sum为0，进位con为1，在x，y，cin有3个为1时，和sum为1，进位con为1。
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计算机实验报告
一位全加器
系 别 烟大软件工程
专业班级学生姓名学生学号 200925503223
指导教师 潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。
二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后，选择“new project??”新建工程，然后选择器件ispLSI1032E--70LJ84。
2.选择“New source??”并选择“Schematic”建立原理图，并添加好器件，进行引脚锁定。
3.对工程进行编译、连接，通过后进行烧录。
4.观察实验的结果是否正确。
五、心得体会
通过这次试验，使我加深了对计算机组成原理的兴趣，并且更清楚的了解了底层电路的工作方式，加深了印象。
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一、实验目的
1、 掌握组合逻辑电路的功能测试。
2、 验证半加器和全加器的逻辑功能。
3、 学会二进制数的运算规律。
二、实验元器件
数电实验箱、集成芯片（74LS00、74LS10、74LS54、74LS86）、导线。
三、实验内容
1、 组合逻辑功能路功能测试。
用两片74LS00组成图2-3所示的逻辑电路。
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南昌大学实验报告
学生姓名： 学 号： 专业班级：
实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期： 实验成绩：
实验一 全加器的设计
(一) 实验目的
以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
(二) 实验要求
⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；
⑵给出此项设计的仿真波形；
⑶用发光LED指示显示结果。
(三)实验步骤：
1.（1）建立工作库文件夹，建立半加器工程h_adder，输入半加器VHDL代码并存盘。
library ieee;
use ieee.std_logic_1164.all;
entity h_adder is
port ( a, b :in std_logic;
co,so :out std_logic);
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1.一位全加器实验报告
一、 实验目的要求
学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。设计程序独立完成全加器的仿真。全加器由两个半加器组合而成，原理类似。半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
二、 设计方法与原理图
图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。
（图1）一位二进制全加器原理图
三、 实验内容
按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
四、源程序
library ieee;
use ieee.std_logic_1164.all;
entity full_adder is
port(a,b,cin:in std_logic;
cout,sum:out std_logic);
end entity full_adder;
architecture fd1 of full_adder is
component h_adder
port(a,b:in std_logic;
co,so:out std_logic);
end component;
component or2a
port(a,b:in std_logic;
c:out std_logic);
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