《集成电路设计》课程设计实验报告

（版图设计部分）

课程设计题目：  CMOS结构同或门  

所在专业班级：     电子科        

作 者 姓 名 ：                   

作 者 学 号 ：                   

指 导 老 师 ：                   

目录

（一）概述                             2

（二）设计要求                          2

（三）设计准备                          3

（四）操作步骤                          4

（五）有关说明                          7

（六）心得体会                          8

（一）概述

集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。

在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。

版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。

（二）设计要求

设计一个CMOS结构同或门的版图，并作DRC验证。

1．用两输入的异或门和一个非门构建。

2．异或门和非门都用CMOS结构实现。

3．利用九天EDA工具PDT画出其相应版图。

4．利用几何设计规则文件进行在线DRC验证并修改版图。

（三）操作准备

版图设计实际操作之前，首先是从之前学过的版图课件了解版图的相关内容，熟练掌握了反相器的版图画法，之后按照电路图、棒状图、版图的顺序在纸上画好同或门的这些内容，检查无误后，从第十四周周一开始，在实验室画同或门版图和电路图。

以下是同或门的真值表、电路图和棒状图：

（四）操作步骤

1、右击鼠标 点击“新建终端”；（以下每输入一次操作指令，点上次回车）；

2、输入 “mkdir linguojin”，新建一个名为lingoujin的文件夹；

3、在桌面上打开eda , 在eda中将压缩文件 file.tar复制到文件夹linguojin下；

4、输入 “tar xvf file.tar”解压文件夹file.tar；

5、输入“cd linguojin”进入工作目录；

输入“pdt”打开新建版图路径界面，新建的版图libriry name 是20074445b1，cell name 是20074445bantu；

6、画两输入同或门版图，此处同或门是由一个两输入异或门和一个非门构成；

7、画好之后，进行DRC验证；版图设计规则检查，是对IC版图做几何尺寸检查，以确保电路能够被特定加工工艺实现。检查无误之后，关闭版图路径窗口；

输入“zse”，打开新建电路图路径界面，电路图 libriry name 是20074445dl1, cell name 是dianlu；

8、画两输入同或门电路图；

9、画好之后，进行ERC验证；电气规则检查，检查电源、地的短路，悬空器件和节点特性。检查无误之后，生成lvs文件；

10、在linguojin文件下找到后缀是.lvs的文件，右击鼠标，用ghest打开，修改其中五个地方，①在PRIMARY之后，将原来的内容改为版图的cell name，②在LIBRARY之后，将原来的内容改为版图的library name，③在第一个SCH—NETLIST之后，将原来的内容改为电路图的library name，④在第二个SCH—NETLIST之后，将原来的内容改为电路图的cell name，⑤将最后三行字符删除。保存更改结果，关闭窗口。

11、输入“ldc -i inv.lvs”，进行lvs验证，如果被锁住，可输入“rm .ldc.lock”解锁。版图与电路图一致性检查，将版图与电路图对比，经检查电路的加连接，与MOS的宽长比是否匹配。

12、验证完之后，可查看验证结果，如果有错误，可根据错误原因和错误出处进行修改，直至验证结果正确。

以下是操作过程中的有关界面：

上图是版图验证结果

上图是电路验证结果

上图是lvs网表一致性检查结果

13、上传并下载结果：将操作过程的有关界面采用截图方式保存在文件夹linguojin下，将linguojin文件夹压缩成20074445.tar。

按顺序依次输入“ftp 192.168.0.254”，“eda”，“eda123”，“put  20074445.tar”，将20074445.tar上传，打开xp系统，下载20074445.tar。

（五）有关说明

设计结果符合要求。可能还存在一些不足，如版图比例不够规范，间隔大小并不全相同，布局不够合理，整个版图画面不够美观等；电路图连线不够合理，使电路图不完美等。由于时间和精力限制，只能暂且讨论以上所述各点，无法一一解决不足之处。

刚开始由于对系统环境和指令不够熟悉，操作比较慢，经过一上午的练习，相对来说有了很大进步，操作也比较熟练，画好了版图的所有内容，还没有检查错误；周一下午去听讲座没有继续画；周二上午检查错误时发现错误太多，大多是间隔太小造成的，试着改了一些，但还是很多，如果要改可能需要比较长的时间，于是决定再画一个同或门版图。由于是第二遍画同或门，也知道了如何避免一些错误，很快便画好了，检查无误后继续画电路图，一上午就都画好了，进行lvs网表一致性检查时遇到一些错误，改正了几个，还有两、三个错误一直不知道如何更改，自己用一下午的时间也没能改好，期间采用了多种方法也无法得到正确的结果；原想依靠一己之力完成，最后却无法如愿。周三在同学和老师的帮助下顺利解决所有问题，之后便开始详细向同组的两位同学讲解此次设计的所有操作内容，共同完成我们的课程设计，这两位同学也在周四上午完成自己的设计并最终通过验证。

（六）心得体会

画版图，选择比例比较重要。刚开始画的时候，比例尽量画大一些，各个模块之间的间隔略大一些，这样，在一般情况下就会通过DRC的验证。之后，可对版图加以修整，使之更为美观合理。根据版图再画电路图，版图和电路图之间要相对应，如哪个PMOS或哪个NMOS有接电源或接地，输入、输出及电源之符号等等，相对于版图，画电路图比较简单。

版图课程设计，提前画棒状图是其中的关键一环，版图大多是根据棒状图画的；另外，合理的布局布线也比较重要，可以使版图和电路图更加美观，并且不容易出错。

此次课程设计过程中也遇到过一些问题，得到了同学和老师的帮助，一并表示感谢！

第二篇：版图工艺课程设计报告

成绩评定表

课程设计任务书

目 录

目 录............................................................ III

1.绪 论.......................................................................................................................... 1

1.1设计背景......................................................................................................... 1

1.2设计目标......................................................................................................... 1

2.Y=电路和版图设计................................................................................... 2

2.1 Y=电路结构................................................................................... 3

2.2 Y=电路仿真................................................................................... 4

2.3 Y=的电路版图绘制....................................................................... 5

2.4 Y=的版图电路仿真....................................................................... 6

2.5LVS检查匹配................................................................................................... 7

总 结.............................................................................................................................. 9

参考文献...................................................................................................................... 10

附录一：原理图网表.................................................................................................. 11

附录二：版图网表...................................................................................................... 12

1.绪 论

1.1设计背景

    Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

Tanner Tools Pro提供完整的集成电路设计环境，可在PC机上运行，能够帮助学生进入VLSI设计领域。它从电路图设计、电路分析与仿真到电路布局环境一应俱全。学生通过仿真实验能够进一步深化对集成电路原理、半导体工艺等方面知识的理解和掌握，将电子科学与技术专业的基础知识融会贯通。

1.2设计目标

1.用tanner软件中的原理图编辑器S-Edit编辑Y=电路原理图。

2.用tanner软件中的TSpice对Y=电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制Y=版图，并进行DRC验证。

4.用tanner软件中的TSpice对Y=电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对Y=进行LVS检验观察原理图与版图的匹配程度。

2.Y=电路和版图设计

2.1 Y= 电路结构

Y=以说是最常用的基本功能电路之一了，广泛应用于数字逻辑三输入或非门电路设计中。在本次课程设计中，使用tanner软件中的原理图编辑器S-Edit编辑电路原理图。详细描述各MOS管中栅、源、漏及衬底的详细连接方式。其布尔表达式为Y=,其中原理图如图2.1。

 

图2.1  Y=的原理图2.2 

2.2  Y=电路仿真

2.2.1 使用TSpice对原理图进行仿真。

首先，生成电路网表，如图2.2。

图2.2  生成原理图电路网表

给输入端加入CP激励信号，信号D端加入信号。仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。进行仿真，输出波形。波形图如下图2.3。

 

图2.3  Y=的输入输出波形图

2.3 Y=的版图绘制

    用L-Edit版图绘制软件对Y=电路进行版图绘制，版图结果如图2.4。

图2.4  Y=电路版图     

 进行DRC检测，检测是否满足设计规则。如图2.5。

图2.5  DRC验证结果

2.4  Y=的版图电路仿真

同原理图仿真相同，首先生成电路网表。如图2.6。

图2.6 生成版图电路网表

    添加激励、电源和地，同时观察输入输出波形，波形如图2.7。

 

图2.7  Y=输出波形图

    Y=电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。

2.5  LVS检查匹配

    对Y=进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查Y=电路原理图与版图的匹配程度。

首先导入网表，如下图图2.5.1。

图2.5.1  导入网表

 输出结果如图2.5.2。

图2.5.2  电路LVS检查匹配图

总 结

通过这段时间的课程设计学习，综合运用所学的知识完成了设计任务。使我更深的的了解版图工艺的艺术，并深入掌握仿真方法和工具    Tanner、同时为以后从事本专业工作打下坚实的基础。进一步熟悉设计中使用的主流工具，版图设计属于集成电路的后端设计，通过绘制电路版图，发现了理论与现实有着很大的差别，特别是绘制版图，需要很大的耐心和毅力，刚开始对Tanner软件很陌生，感觉画图好复杂呀，失败了一次又一次，最后通过耐心的学习和尝试，终于对Tanner软件和版图绘制的掌握，画出了漂亮的版图让人感觉好有成就感啊，让我深深体会到集成电路版图工艺的魅力，通过对典型IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。

由于对于理论知识学习不够扎实，我深感“书到用时方恨少”，于是想起圣人之言“温故而知新”，便重拾教材与实验手册，对知识系统而全面进行了梳理，遇到难处先是苦思冥想再向同学请教，终于熟练掌握了基本理论知识，而且领悟诸多平时学习难以理解掌握的较难知识，学会了如何思考的思维方式，找到了设计的方向。正所谓“实践是检验真理的唯一标准”，只有自己动手做过了，才能更贴切更深刻的掌握所学的知识，使自己进一步的提高。尽管课程设计是在期末才开始，我们的教材学习完毕，掌握许多知识，但是还有很多地方理解领悟不到位，所以查阅资料使必不可少的，这就养成了我们自己学习的方式。而且又要进行软件的仿真。软件的仿真进行的比较顺利，硬件的连接出了一些问题。但最后解决了。

总的来说，课程设计是一门很严谨的的课程，给了我很多专业知识，同时在一定程度上提高了我的专业技能，还教给我许多的道理。通过课程设计，我不仅学到了知识，而且从中学到了解决问题的方法，这也是一个锻炼自己的机会。

                 参考文献

[1]Alan Hastings著.模拟电路版图的艺术.第三版.电子工业出版社,2013.6.

[2]曾庆贵等著.集成电路版图设计.第二版.机械工业出版社,2008.10.

附录一：原理图网表

* SPICE netlist written by S-Edit Win32 7.03

* Written on Jul 5, 20## at 10:59:29

* Waveform probing commands

.probe

.options probefilename="czx.dat"

+ probesdbfile="C:\Users\lenovo\Desktop\czx\czx.sdb"

+ probetopmodule="Module0"

.include D:\tanner\TSpice70\models\ml2_125.md

.param 1=0.5u

vvdd Vdd Gnd 5

va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)

va B Gnd PULSE (0 5 50n 5n 5n 100n 150n)

va C Gnd PULSE (0 5 50n 5n 5n 60n 120n)

.tran/op 1n 400n method=bdf

.print tran v(A) v(B) v(C) v(Y)

* Main circuit: Module0

M1 Y N10 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M2 N10 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M3 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M4 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M5 N10 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M6 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M7 N2 N10 N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

M8 Y C N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u

* End of main circuit: Module0

附录二：版图网表

* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;

* TDB File:  C:\Users\lenovo\Desktop\czx\Layout1.tdb

* Cell:  Cell0     Version 1.17

* Extract Definition File:  D:\tanner\LEdit90\Samples\SPR\example1\lights.ext

* Extract Date and Time:  07/05/2013 - 11:13

.include D:\tanner\TSpice70\models\ml2_125.md

.param 1=0.5u

vvdd Vdd GND 5

va A GND PULSE (0 5 50n 5n 5n 50n 100n)

vb B GND PULSE (0 5 50n 5n 5n 100n 150n)

vc C GND PULSE (0 5 50n 5n 5n 60n 120n)

.tran/op 1n 400n method=bdf

.print tran v(A) v(B) v(C) v(Y)

* Warning:  Layers with Unassigned AREA Capacitance.

*   <Poly Resistor ID>

*   <Poly2 Resistor ID>

*   <N Diff Resistor ID>

*   <P Diff Resistor ID>

*   <P Base Resistor ID>            

*   <N Well Resistor ID>

*   <Pad Comment>

*   <Poly1-Poly2 Capacitor ID>

*   <Poly Resistor ID>

*   <Poly2 Resistor ID>       

*   <N Diff Resistor ID>

*   <P Diff Resistor ID>

*   <P Base Resistor ID>

*   <N Well Resistor ID>

* Warning:  Layers with Zero Resistance.

*   <Pad Comment>

*   <Poly1-Poly2 Capacitor ID>

*   <NMOS Capacitor ID>

*   <PMOS Capacitor ID>

* NODE NAME ALIASES

*       1 = GND (-20,25)

*       2 = VDD (-25,95)

*       4 = Y (23,57)

*       9 = B (43.5,90)

M1 VDD B 3 VDD PMOS L=2u W=5u

* M1 DRAIN GATE SOURCE BULK (43.5 83.5 45.5 88.5)

M2 7 3 8 VDD PMOS L=2u W=7u

* M2 DRAIN GATE SOURCE BULK (6 65.5 8 72.5)

M3 Y 6 7 VDD PMOS L=2u W=7u

* M3 DRAIN GATE SOURCE BULK (14 65.5 16 72.5)

M4 8 5 VDD VDD PMOS L=2u W=7u

* M4 DRAIN GATE SOURCE BULK (-2 65.5 0 72.5)

M5 GND B 3 GND NMOS L=2u W=5u

* M5 DRAIN GATE SOURCE BULK (43.5 65 45.5 70)

M6 GND 3 Y GND NMOS L=2u W=7u

* M6 DRAIN GATE SOURCE BULK (6 41.5 8 48.5)

M7 Y 6 GND GND NMOS L=2u W=7u

* M7 DRAIN GATE SOURCE BULK (14 41.5 16 48.5)

M8 Y 5 GND GND NMOS L=2u W=7u

* M8 DRAIN GATE SOURCE BULK (-2 41.5 0 48.5)

* Total Nodes: 9

* Total Elements: 8

* Total Number of Shorted Elements not written to the SPICE file: 0

* Extract Elapsed Time: 0 seconds

.END