上机实验报告

第二篇：VHDL实验报告3-8译码器

3-8译码器实验报告

实验题目：EDA软件QuartusII 5.1的使用。

一、实验目的与要求：

1、通过3：8译码器的设计，熟悉ALTERA公司EDA设计工具软件QuartusII 5.0。

2、熟悉原理图输入及仿真步骤。

3、掌握组合逻辑电路的静态测试方法。

4、初步了解可编程器件设计的全过程。

5、理解硬件描述语言和具体电路的映射关系。

二、实验步骤与内容：

1、创建工程。

2、新建文件夹。

3、画出正确的原理图，保存，编译。

4、波形仿真，分配引脚，编译。

5、下载到试验箱，进行功能验证。

（原理图及仿真的波形界面在备注）

三、实验源程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY SANBA IS

       PORT(

            D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);

            G1,G2A,G2B:IN STD_LOGIC;

            Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)

            );

END ;

ARCHITECTURE XIANI OF SANBA IS

BEGIN

PROCESS(D,G1,G2A,G2B)

BEGIN

   IF (G1='0')THEN Y<="11111111";

   ELSIF(G1='1' AND G2A='0' AND G2B='0')THEN

       IF    (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111";

       ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111";

       ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111";

       ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111";

       ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111";

       ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011";

       ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101";

       ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";

          ELSE Y<="ZZZZZZZZ";

        END IF;

       ELSE Y<="ZZZZZZZZ";

    END IF;

END PROCESS;

END;

四、实验仿真波形截图

实验原理图：

 

仿真波形图：