FPGA工程师如何写简历的几点建议(转载)
FPGA工程师如何 写简历的几点建议(转载)
rickyice 发表于 20##-11-10 10:18:00
本来是给下面一篇帖子的回复,写了写,觉得还是放在前面,看得人会多点。
我做了10年的FPGA了,中间也做过ASIC(前端),DSP也有10年了,嵌入式短些,只有2年。在小公司待过,也在大公司待过,给别人写过简历,也收过简历,有一点心得,写出来和大家分享
1、首先要确认你的竞争力,下面的帖子在问是否会被大公司看中,你说的知名大公司指的是哪些公司?各公司的业务范围和需求都不一样。大小也很难从人数和资产上界定,我认识一个公司只有80人,但是在业界绝对是老大,别的公司设计产品都要借鉴一下他们的。招聘的重点是看你是否能适应公司的业务,所以,写简历的第一点是简历要有侧重点,不能只有一份,ASIC工程师和FPGA工程师的要求就不一样,其中分前端工程师、后端工程师、编码工程师、算法工程师、测试工程师等等,要求不一样,你都投一份简历,就很难从HR那里被送到实际要招人的组长手里,HR会觉得你专业或经历不适合。这是刚出校门的人简历最大的弊病。
2、大部分人简历最大的问题是只有做过的项目简介,但是没有描述你的工作和最后的效果。要知道真正招人的很关心你做过哪些项目,主要关心的是在项目中做了什么,达到了什么效果。比如我以前收到的简历就有写做过ASIC的,但是一看时间只有3个月,根本不可能做完,再问问做的内容,主要是做测试,这样写是不行的。
3、另外还有效果,每一个设计应该是功能和性能的结合。最后要描述你实现了哪些功能和效率有多高。这样人家起码会认为你是个严谨的工程师,无论ASIC还是FPGA,最后的性能报告都是很重要的。比如E1的接口设计,很多人都会做,但是你能实现得比别人效率高、或者面积小,就能说明你的能力。这也是面试时公司会去了解的重点,这样连后面的面试你也会占优势。
4、一个公司的招聘流程(真正招人的,不是为了人才储备的)一般不会搞海选,HR把认为基本符合要求的简历给要人的组长,他看好了才会通知面试,而这些人都是资深工程师,你的项目他一看就知道有没有水分,一般有水分的都难以面试,因为组长需要的工程师是能干活少吹牛的,写明白你在以前的项目中做了什么有很多好处,没人指望刚毕业的就什么都会,只要组长觉得有潜质就有希望。所以把你做的写清楚,组长才能看出你是否有潜质。
5、简历里另一个误区是经验,每个公司都需要有经验的工程师,但是每个老板都知道,真正有经验的工程师报价不会低,老板可是要在能完成任务的前提下尽量解决开支的。所以一个组常常是一个巨有经验的,带两个很有经验的,几个有点经验的,加上几个刚入门的。所以不要夸大自己的经验,放低姿态,重点表现你的潜力,反而有利。组长不太喜欢要很有经验的,因为会打破小组的平衡;更不喜欢巨有经验的,会踢了自己的饭碗;所以有点经验的是首选,刚入门也不错,因为比较好调教。所以刚毕业的学生只要在简历中让人觉得有点经验就够了。
6、简历要重点突出。简历先给HR看,他们多半不懂技术,只是根据招人指标看是否符合,所以一定要把你符合招聘要求中的部分写成一个模块,比较靠前,HR一看见这部分就ok了,后面根本不看。第二个看的人多半是你将来的上司,所以要把他关心的部分单独写几个模块,要详细:你从哪毕业(学的什么就可以简略)、做过些什么、做得怎么样、会什么、程度如何、还有哪些辅助本领(技术上的),最后看的人是你的大老板,他就看看你的资历(好评价你的成本),有的企业文化好的地方会看看课外的爱好什么的(都不是主要的)。所以要写得模块分明,字得间隔要大,标题要明显,让每个人看到他想看的,尽量少费话。没话说宁可少说,起码给人一个简洁的映象。要知道FPGA或者说硬件工程师大部分都是有些急脾气的,未必耐烦看完很长的简历。
FPGA设计者的5项基本功
得《佟林传》里,佟林练的基本功是“绕大树、解皮绳”,然后才练成了什么“鬼影随行、柳叶绵丝掌”。
在我看来,成为一名说得过去的FPGA设计者,需要练好5项基本功:仿真、综合、时序分析、调试、验证。
需要强调的一点是,以上基本功是针对FPGA设计者来说的,不是针对IC设计者的。对于IC设计,我不懂,所以不敢妄言.
对于FPGA设计者来说,练好这5项基本功,与用好相应的EDA工具是同一过程,对应关系如下:
1. 仿真:Modelsim, Quartus II(Simulator Tool)
2. 综合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 时序:Quartus II (TimeQues
t Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 调试:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 验证:Modelsim, Quartus II(Test Bench Template Writer)
掌握HDL语言虽然不是FPGA设计的全部,但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中,与FPGA设计的5项基本功是相辅相成的。
对于FPGA设计者来说,用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。
练好仿真、综合、时序分析这3项基本功,对于学习“HDL语言的可综合子集”有如下帮助:
1. 通过仿真,可以观察HDL语言在FPGA中的逻辑行为。 2. 通过综合,可以观察HDL语言在FPGA中的物理实现形式。
3. 通过时序分析,可以分析HDL语言在FPGA中的物理实现特性。
对于FPGA设计者来说,用好“HDL语言的验证子集”,可以完成FPGA设计另外50%的工作——调试验证。
1. 搭建验证环境,通过仿真的手段可以检验FPGA设计的正确性。
2. 全面的仿真验证可以减少FPGA硬件调试的工作量。
3. 把硬件调试与仿真验证方法结合起来,用调试解决仿真未验证的问题,用仿真保证已经解决的问题不在调试中再现,可以建立一个回归验证流程,有助于FPGA设计项目的维护。
FPGA 设计者的这5项基本功不是孤立的,必须结合使用,才能完成一个完整的FPGA设计流程。反过来说,通过完成一个完整的设计流程,才能最有效地练习这5项基 本功。对这5项基本功有了初步认识,就可以逐个深入学习一些,然后把学到的知识再次用于完整的设计流程。如此反复,就可以逐步提高设计水平。采用这样的循 序渐进、螺旋式上升的方法,只要通过培训入了门,就可以自学自练,自我提高。
市面上出售的有关FPGA设计的书籍为了保证结构的完整 性,对FPGA设计的每一个方面分开介绍,每一方面虽然深入,但是由于缺少其他相关方面的支持,读者很难付诸实践,只有通读完全书才能对FPGA设计获得 一个整体的认识。这样的书籍,作为工程培训指导书不行,可以作为某一个方面进阶的参考书。如何使用现有的书籍进行自学,这是后话。
对 于新入职的员工来说,他们往往对FPGA的整体设计流程有了初步认识,5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺,限制了他 们独自完成整个设计流程的能力。入职培训的目的就是帮助他们掌握整体设计流程,培养自我获取信息的能力,通过几个设计流程来回的训练,形成自我促进、自我 发展的良性循环。在这一过程中,随着对工作涉及的知识的广度和深度的认识逐步清晰,新员工的自信心也会逐步增强,对个人的发展方向也会逐步明确,才能积极 主动地参与到工程项目中来。
FPGA与CPLD内部结构区别?
CPLD
以altraMAX7000这种PLD为例,可分为三块结构:宏单元(Marocell),可编程连线(PIA)和I/O控制块。宏单元是PLD的基本结构,由它来实现基本的逻辑功能。可编程连线负责信号传递,连接所有的宏单元。I/O控制块负责输入输出的电气特性控制,比如可以设定集电极开路输出,摆率控制,三态输出等。
这种基于乘积项(实际就是与或阵列)的PLD基本都是由EEPROM和Flash工艺制造的,一上电就可以工作,无需其他芯片配合。布线方式是全局的,所以延时可预测。CPLD适合做逻辑设计。
FPGA
FPGA基于LUT,LUT本质上就是一个RAM,每一个LUT可以看成一个有4位地址线的16x1的RAM。这也是为什么FPGA需要外接一个rom来上电配置。
以xilinx的Spartan-II为例,主要包括CLBs,I/O块,RAM块和可编程连线。在spartan-II中,一个CLB包括2个Slices,每个slices包括两个LUT,两个触发器和相关逻辑。 Slices可以看成是SpartanII实现逻辑的最基本结构。
FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多,往往都是几千上万,PLD一般只能做到512个逻辑单元,而且如果用芯片价格除以逻辑单元数量,FPGA的平均逻辑单元成本大大低于PLD。 所以如果设计中使用到大量触发器,例如设计一个复杂的时序逻辑,那么使用FPGA就是一个很好选择。
2.Latch和Register区别?行为描述中Latch如何产生?
3.对竞争冒险的理解,以及如何消除?
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。
4.用Verilog设计一个5分频器。
5分频,奇数分频都可以类似这么做,只需要改div1和div2的参数。div1为奇数分频除2的余数。采用上升延和下降延分别触发不同波形,最后叠加的方式产生奇数分频。
module divfreq(clk, clk1x, rst, clk1xpose, clk1xnege, coutpose, coutnege);
input clk;
input rst;
output clk1x;
output clk1xpose;
output clk1xnege;
output[2:0] coutpose;
output[2:0] coutnege;
reg clk1xpose;
reg clk1xnege;
reg[2:0] coutpose;
reg[2:0] coutnege;
parameter div1 = 2 , div2 = 4; // div1 = 5 / 2, div2 = 5 - 1
assign clk1x = clk1xpose | clk1xnege;
always@(posedge clk or negedge rst)
begin
if(!rst)
clk1xpose = 0;
else if(coutpose == div1)
clk1xpose = ~clk1xpose;
else if(coutpose == div2)
clk1xpose = ~clk1xpose;
else
clk1xpose = clk1xpose;
end
always@(negedge clk or negedge rst)
begin
if(!rst)
clk1xnege = 0;
else if(coutnege == div1)
clk1xnege = ~clk1xnege;
else if(coutnege == div2)
clk1xnege = ~clk1xnege;
else
clk1xnege = clk1xnege;
end
always@(posedge clk or negedge rst)
begin
if(!rst)
coutpose = 0;
else if(coutpose == div2)
coutpose = 0;
else
coutpose = coutpose + 1;
end
always@(negedge clk or negedge rst)
begin
if(!rst)
coutnege = 0;
else if(coutnege == div2)
coutnege = 0;
else
coutnege = coutnege + 1;
end
endmodule
写给即将毕业的电子信息工程专业的女生
写给即将毕业的电子信息工程专业的女生
在这里,我没有言传身教的意思。只是想根据自己和身边同学的一些就业经历,写点小建议,希望给这个专业的师妹们一点启发。
一、继续深造 VS 找工作。
在就业竞争异常激烈的今天,也许大家大三起就开始忧心自己毕业后该何去何从了。摆在大家面前最为清晰的,是两条路:继续深造(考研/留学)和找工作。
现在研究生扩招给大家提供了很好的深造的机会。但是一定要清楚自己为什么要考研。千万不要只是为了逃避就业的压力。
如果你不是热爱学习的好学生,读研究生所学到的东西并不见得比在工作中学到的要多;如果你对学习充满热诚,并有信心有毅力坚持攻克技术难点,那么,留下来继续深造一定不会错。
在社会上,研究生和本科生的最大区别在什么地方呢?很多企业,尤其是中小企业,更看中的是综合能力而不是文凭。而大的企业,特别是外企,会将这个分的很明白,一般研究生的工资比本科生要高一点点。
我的建议是:如果你想在大企业中混到高层,考研一定不会错!如果你想放手自己博一博,就不必毕业就读研。
考研前好好想清楚,分析下自己的性格,如果你野心很大、不太安分、很有想法、愿意闯出一片自己的天空,有鲜明的个性,毕业就考研似乎不太合适。可以先投身社会,在工作的积累和摸索中找到自己的兴趣点和长项后,再业余补充专业知识。否则,读完研究生后才发现专业和自己的理想有分歧,会影响了挖掘自己潜力的最好时机。同时还会因为自己在专业上付出太多,不舍得为理想放弃专业知识,从而束缚了自身的发展。
如果你对现在所学的专业很有兴趣,或者你希望自己以后在某个领域有稳定的发展,你很塌实、安分、稳重、好学,就可以毫不犹豫的考研。
其实要明明白白的想清楚,并作出取舍,并不是一件容易的事情。在对某些事情做出抉择的时候,首先把他们放在同一高度上面。人不可能同时追两只兔子,懂得取舍和放弃的人才是聪明的。
二、找工作前的准备工作
当你决定开始找工作的时候,一定要知道:第一份工作很重要!它会在很大程度上左右你今后的发展。我和我的同学们,在毕业几年后的今天,渐渐从同一起跑线上拉开了差距,这个差距,就是由第一份工作的工种之差导致的。
也许你上了不少的就业辅导课,看了不少的就业指导书,咨询过爸爸妈妈、老师、师兄师姐。大家都会从各个角度给你意见。我总结了一句话:“把握主动权,眼光放长远。”
什么叫“把握主动权”呢?
很多人会把找工作当作一个艰涩的任务,认为只要能找到和专业相关的一份工作就谢天谢地了。其实,找工作和考试是一回事,要找到方法、抓住重点。我觉得首先要把握主动权,不要被用人单位牵着鼻子走。
我有很多同学,毕业的时候找工作挺顺利的,但是一工作就开始叫苦不迭,频频跳槽,从而蜻蜓点水般,混了几年,什么都不透不专,白白浪费光阴。
大家不妨按我说的方法试试看:
1.参加招聘前先把自己感兴趣的单位和职位勾出来。各种各样的工种是否让你眼花缭乱?怎么才知道哪个职位适合自己,怎么去做准备,是顺利应聘过关的关键。电子工程师、单片机开发、软件工程师、硬件工程师、项目工程师、品质管理、系统分析员、项目管理员……太多太多职位都和电子信息工程有关了。你一定要做足工夫,去网上查找也好,询问前辈也好,弄清各个工种到底是做什么的,他们之间有什么区别和联系,发展前途如何。(记得这个工作一定要做哦!可以充分利用网络资源来找答案)
例如电子工程师和硬件工程师,乍一看似乎没有什么太大的区别,其实学问大着呢。通常情况下,硬件工程师多做研发工作,要求工作经验,对产品性能的熟悉度、对模拟数字电路设计能力等要求很高。而电子工程师一般是辅助工程/生产部门,要求相对于硬件工程师较低一点,这个职位对应聘者使用工具的能力(ORCAD、POWERPCB、OFFICE软件等)有要求,这个职位会接触到比较多的画图、制作BOM表、文档管理等。同时还对普通的电路设计、元器件的熟悉度有要求。
熟悉完不同职务的区别与要求后,接下来就要熟悉下你所要应聘的单位的产品及其发展了,这个可以上该公司网站去查一下,很方便。
然后根据你得到的信息做准备工作,花一个星期恶补下相关专业知识。知己知彼,定能百战不殆。
按上面的步骤来准备,你就很好的把握了主动权。不会因为忘记了太多专业知识,应聘前忙的抓狂却不的要领了。另外,应聘不同的职务要相应的制作不同的简历,把别人感兴趣的东西呈现出来,也是制胜的秘诀哦~
我有一个同学,他应聘了一份自己很感兴趣但和专业并不太相关的职业,他只花了几天,把这个公司好好钻研了一下,把自己想做的职务好好了解了一下,然后针对该公司对岗位的要求做了一份简历。结果当然是得偿所愿拉。该同学的职业生涯发展的很顺。
即使你当时的技能对这份职业来说还有一定差距,但用人单位更重视的是你对这份工作的热情和态度。技能可以在工作中补上,热情和态度却是很难培养的。
眼光放长远
相信你做完上面说的准备工作以后,会对每个工种有所了解,心里也规划了一个自己的职业发展图。这个时候,不要太在意第一份工作的工资。只要这个工种你感兴趣,觉得有发展空间,就值得你去做。在工作中得到的经验才是最宝贵的财富。想想看,刚去工作,自己能力还不够,有人开工资让你学习,偷笑都来不及呢!我有个同学,刚毕业的时候工资很低,但是工种不错。现在工资翻了不知道多少番了。
最后,尽可能的去正规的、规模稍大一点的公司。这样的公司制度完善、各个方面都有保障,也有很多培训的机会。大公司人才济济,对培养自己各方面的能力很有帮助,另外,从大公司跳槽出来,找工作更方便一点。
FPGA面试试题集锦
1、同步电路和异步电路的区别是什么?(仕兰微电子)
2、什么是同步逻辑和异步逻辑?(汉王笔试)
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门。 同时
在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间?(汉王笔试)
5、setup和holdup时间,区别.(南山之桥)
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)
7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA
2003.11.06 上海笔试试题)
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的
时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不
能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后,数据稳
定不变的时间。如果hold time 不够,数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信 号需要保持不变的时间。保持时间是指时钟跳变
边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情
况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微 电子)
9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反
的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。
10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)
常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到
TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚
稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平
上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与 异步复位的区别。(南山之桥)
13、MOORE 与 MEELEY状态机的特征。(南山之桥)
14、多时域设计中,如何处理信号跨时域。(南山之桥)
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试)
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延
迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华
为)
17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决
定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。(威盛VIA
2003.11.06 上海笔试试题)
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,
使得输出依赖于关键路径。(未知)
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优
点),全加器等等。(未知)
22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? (威
盛笔试题circuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)
27、用mos管搭出一个二输入与非门。(扬智电子笔试)
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。(威盛笔试题circuit design-beijing-03.11.09)
29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔
试)
30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)
31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)
32、画出Y=A*B+C的cmos电路图。(科广试题)
33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)
35、利用4选1实现F(x,y,z)=xz+yz’。(未知)
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化
简)。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。
(Infineon笔试)
38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什
么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)
39、用与非门等设计全加法器。(华为)
40、给出两个门电路让你分析异同。(华为)
41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0
多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。(未知)
43、用波形表示D触发器的功能。(扬智电子笔试)
44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)
45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)
46、画出DFF的结构图,用verilog实现之。(威盛)
47、画出一种CMOS的D锁存器的电路图和版图。(未知)
48、D触发器和D锁存器的区别。(新太硬件面试)
49、简述latch和filp-flop的异同。(未知)
50、LATCH和DFF的概念和区别。(未知)
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
(南山之桥)
52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)
53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)
54、怎样用D触发器、与或非门组成二分频电路?(***笔试)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?
56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出
carryout和next-stage. (未知)
57、用D触发器做个4进制的计数。(华为)
58、实现N位Johnson Counter,N=5。(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL,如设计计数器。(未知)
61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)
62、写异步D触发器的verilog module。(扬智电子笔试)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述? (汉王笔试)
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器
件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。(汉王笔试)
PAL,PLD,CPLD,FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。(仕兰微电子)
66、用VERILOG或VHDL写一段代码,实现10进制计数器。(未知)
67、用VERILOG或VHDL写一段代码,实现消除一个glitch。(未知)
68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解
的)。(威盛VIA 2003.11.06 上海笔试试题)
69、描述一个交通信号灯的设计。(仕兰微电子)
70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。(扬智电子笔试)
71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱
数。 (1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计
的要求。(未知)
72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1)
画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计
工程中可使用的工具及设计大致过程。(未知)
73、画出可以检测10010串的状态图,并verilog实现之。(威盛)
74、用FSM实现101101的序列检测模块。(南山之桥)
a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。
例如a: 0001100110110100100110
b: 0000000000100100000000
请画出state machine;请用RTL描述其state machine。(未知)
75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐
笔试)
76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)
77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x
为4位二进制整数输入信号。y为二进制小数输出,要求保留两位小数。电源电压为3~5v假
设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。(仕兰微
电子)
78、sram,falsh memory,及dram的区别?(新太硬件面试)
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9
-14b),问你有什么办法提高*** time,总共有5个问题,记不起来了。(降低温
度,增大电容存储容量)(Infineon笔试)
80、Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? (威盛笔试题
circuit design-beijing-03.11.09)
81、名词:sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释,无聊的外文缩写罢了,比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器),FIR IIR DFT(离散
傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平衡