VHDL实验报告

时间：2024.3.31

西安电子科技大学

实验报告

班级：

学号：

姓名：

地点： EⅡ-505

批次：第二批

时间：星期五下午、晚上

实验一 3-8译码器电路设计实验

（一）实验名称：

3-8译码器电路设计

（二）实验目的：

1）掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；

2）掌握组合逻辑电路设计的一般方法；

3）掌握程序下载方法，了解UCF文件的格式；

4）初步了解开发板资源，掌握开发板使用方法。重点了解滑动开关和LED显示灯的使用方法。

5）理解并掌握VHDL程序的结构，掌握输入输出端口的含义；

（三）实验内容：

（1）用VHDL实现3-8译码器模块

译码器电路如图3-1所示。其功能如表3-1所示。试用VHDL完成该译码器的设计，并在开发板上进行检验。

表3-1 译码器功能表

（2）将程序下载到FPGA并进行检验

l 资源使用要求：

n 用滑动开关SW0~SW4作为输入A，B，C，G1；

n 滑动开关BTN_EAST，BTN_WEST作为控制端G2A，G2B；

n 8个LED灯表示8个输出。

l 检验方法：

当SW0处于OFF（G1=1）或者SW1处于ON（G2A=1)或者SW2处于ON（G2B=1）位置时，所有LED灯灭；

当SW0处于ON（G1=1），且BTN_EAST，BTN_WEST均处于OFF状态时，反映当前输入的译码输出在LED灯上显示，即当输入为000（滑动开关SW0-SW2处于OFF状态），LED0亮，其它灯灭，等等。

（四）实验步骤：

1）启动ISE，新建工程文件，编写3-8译码器的VHDL模块；

2）新建UCF文件，输入位置约束；

3）完成综合、实现，生成下载文件；

4）连接开发板USB下载线，开启开发板电源；

5）下载到FPGA；

6）拨动开关，验证结果是否正确。

（五）实验代码：

entity decode38 is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : in STD_LOGIC;

G1 : in STD_LOGIC;

G2A : in STD_LOGIC;

G2B : in STD_LOGIC;

Y : out STD_LOGIC_VECTOR (7 downto 0));

end decode38;

architecture Behavioral of decode38 is

signal din: std_logic_vector(2 downto 0);

begin

din <= C&B&A;

PROCESS(din,G1,G2A,G2B)

begin

if (G1='1' AND G2A='0' AND G2B='0') THEN

case din is

when "000" => Y<="00000001";

when "001" => Y<="00000010";

when "010" => Y<="00000100";

when "011" => Y<="00001000";

when "100" => Y<="00010000";

when "101" => Y<="00100000";

when "110" => Y<="01000000";

when "111" => Y<="10000000";

when others => Y<="00000000";

end case;

elsif(G1='0' OR G2A='1' OR G2B='1')THEN

Y <= "00000000";

else

null;

end if;

end process;

end Behavioral;

约束性文件

NET "A" LOC = "L13" | IOSTANDARD = LVTTL | PULLUP;

NET "B" LOC = "L14" | IOSTANDARD = LVTTL | PULLUP;

NET "C" LOC = "H18" | IOSTANDARD = LVTTL | PULLUP;

NET "G1" LOC = "N17" | IOSTANDARD = LVTTL | PULLUP;

NET "Y<7>" LOC = "F9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<6>" LOC = "E9" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<5>" LOC = "D11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<4>" LOC = "C11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<3>" LOC = "F11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<2>" LOC = "E11" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<1>" LOC = "E12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "Y<0>" LOC = "F12" | IOSTANDARD = LVTTL | SLEW = SLOW | DRIVE = 8;

NET "G2A" LOC = "H13" | IOSTANDARD = LVTTL | PULLdown;

NET "G2B" LOC = "D18" | IOSTANDARD = LVTTL | PULLdown;

实验二可逆计数器设计实验

（一）实验名称：

八位可逆计数器电路设计

（二）实验目的：

1）进一步熟练ISE开发工具，巩固FPGA开发的基本步骤；

2）掌握设计仿真方法；

3）掌握时序逻辑电路设计的一般方法，掌握时钟分频程序设计方法；

4）理解VHDL的层次结构设计，掌握原理图输入方法；

5）巩固程序下载方法；

6）了解开发板时钟资源，以及时钟分频方法。

（三）实验内容：

本实验分多个模块实现，采用原理图输入方法完成设计输入。

（1）实现如下八位可逆计数器

可逆计数器电路图及功能表如图4-1和表4-1所示。用VHDL完成该电路模块的设计，并生成原理图。

表4-1 可逆计数器功能表

（2）资源使用要求及实现方法：

1）用LED0~LED7作为计数器输出显示，LED7为高位，LED0为低位；

2）SW0为计数方向up/dn控制；

3）SW1为计数允许EN控制端；

4）BTN_EAST为clr按钮；

5）计数时钟频率为1Hz，通过对50Mhz系统时钟分频得到，分频电路独立编写一个模块，如图4-2所示。完成模块设计，并生成原理图；

图4-2 1/5000000分频器

6）计数器扩展：可以对按键次数进行计数（按键为BTN_SOUTH），即通过SW2选择计数源。即当S='1'时，输出In1，当S='0'时，输出In2。

二选一电路如图4-3所示。

图4-3 二选一电路

7）将图4-1~图4-3三个模块连接起来，构成一个完整计数器。如图4-4所示。

（四）实验步骤：

1）建立工程文件，顶层文件为原理图；

2）编写分频模块程序：输入50MHz系统时钟，输出为1Hz计数时钟；

3）编写2选1模块，输入为按键、1Hz时钟和开关SW2，输出为计数源；

4）编写计数器模块主程序模块；

5）在原理图中，将各个模块连接，使用pinhead分配引脚资源；

6）对程序进行功能仿真；

7）下载程序，进行验证。

（五）实验代码：

计数器COUNTER:

entity COUNTER is

Port ( clr : in STD_LOGIC;

en : in STD_LOGIC;

updown : in STD_LOGIC;

clk : in STD_LOGIC;

y : out STD_LOGIC_VECTOR (7 downto 0));

end COUNTER；

architecture Behavioral of COUNTER is

signal sum:STD_LOGIC_VECTOR (7 downto 0):="00000000";

begin

process(sum,clr,en,updown,clk)

begin

if(clk'event and clk ='1')then

if(clr='1')then

sum<="00000000";

y<="00000000";

elsif(en='0')then

y<=sum;

elsif(updown='1')then

sum<=sum+1;

y<=sum;

else

sum<=sum-1;

y<=sum;

end if;

end process;

end Behavioral;

分频器FREQ：

entity FREQ is

Port ( clk50M : in STD_LOGIC;

clk1hz : out STD_LOGIC);

end FREQ;

architecture Behavioral of FREQ is

begin

process(clk50M)

variable num:INTEGER range 0 to 50000002:=0;

begin

if(clk50M'event and clk50M ='1')then

num:=num+1;

if(num<25000000)then

clk1hz<='1';

else

clk1hz<='0';

if (num>50000000)then

num:=0;

end if;

end process;

end Behavioral;

2选1数据选择器SEL：

entity SEL is

Port ( in1 : in STD_LOGIC;

in2 : in STD_LOGIC;

S : in STD_LOGIC;

Dout : out STD_LOGIC);

end SEL;

architecture Behavioral of SEL is

begin

process(in1,in2,S)

begin

if(S = '0')then

Dout <= in1;

else

Dout <= in2;

end if;

end process;

end Behavioral;

顶层文件TOP:

entity TOP is

Port ( BTN_EAST : in STD_LOGIC;

SW1 : in STD_LOGIC;

SW0 : in STD_LOGIC;

CLK : in STD_LOGIC;

BTN_SOUTH : in STD_LOGIC;

SW2 : in STD_LOGIC;

Y : out STD_LOGIC_VECTOR (7 downto 0));

end TOP;

architecture Behavioral of TOP is

COMPONENT FREQ

PORT(

clk50M : IN std_logic;

clk1hz : OUT std_logic

);

END COMPONENT；

COMPONENT SEL

PORT(

in1 : IN std_logic;

in2 : IN std_logic;

S : IN std_logic;

Dout : OUT std_logic

);

END COMPONENT;

COMPONENT COUNTER

PORT(

clr : IN std_logic;

en : IN std_logic;

updown : IN std_logic;

clk : IN std_logic;

y : OUT std_logic_vector(7 downto 0)

);

END COMPONENT;

signal CLKOUT:STD_LOGIC;

signal JIX:STD_LOGIC;

begin

Inst_FREQ: FREQ PORT MAP(

clk50M =>CLK ,

clk1hz =>CLKOUT

);

Inst_SEL: SEL PORT MAP(

in1 =>CLKOUT,

in2 =>BTN_SOUTH,

S =>SW2,

Dout =>JIX

);

Inst_COUNTER: COUNTER PORT MAP(

clr =>BTN_EAST,

en =>SW1,

updown =>SW0,

clk =>JIX,

y =>Y

);

约束性文件

NET "clr" LOC = "L13" | IOSTANDARD = LVTTL | PULLUP;

NET "en" LOC = "L14" | IOSTANDARD = LVTTL | PULLUP;

NET "updown" LOC = "H18" | IOSTANDARD = LVTTL | PULLUP;