实验一 简单组合逻辑电路的设计

一实验要求

1.   用verilog HDL语言描写出简单的一位数据比较器及其测试程序；

2.   用测试程序对比较器进行波形仿真测试；画出仿真波形；

3.   总结实验步骤和实验结果。

二 实验原理与内容

4.   这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。

5.   模块源代码

测试模块：

 

6.         波形图：

   

四  结实验步骤和实验结果

由图可看出，每当输入的电位值不同时输出为0，这与实验要求一致，相同时输出为1，故此程序是可行的。

实验三   在verilog HDL中使用函数

一实验要求

1.  掌握函数在模块中的使用

2.  用测试程序进行波形仿真测试；画出仿真波形

3. 总结实验步骤和实验结果                                        

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北京航空航天大学

电子电路设计数字部分实验报告

实验一  简单组合逻辑设计... 2

实验二  简单分频时序逻辑电路的设计... 3

一．实验目的：1．掌握最基本组合逻辑电路的实现方法。... 3

2．学习时序电路测试模块的编写。... 3

3．学习综合和不同层次的仿真。... 3

实验三  利用条件语句实现计数分频时序电路... 5

实验四  阻塞赋值与非阻塞赋值的区别... 7

实验五  用always块实现较复杂的组合逻辑：... 10

实验六  在 Verilog HDL中使用函数... 12

实验七  在Verilog HDL中使用任务(task) 14

实验八  利用有限状态机进行时序逻辑的设计... 17

实验九  楼梯灯... 19

实验思考与总结... 29

             实验一  简单组合逻辑设计

一．实验目的：

1．掌握基本组合逻辑电路的实现方法。

2．初步了解两种基本组合逻辑电路的生成方法。

3．学习测试模块的编写。

4．通过综合和布局布线了解不同层次仿真的物理意义。

二．实验设备：

安装Modelsim-6.5c的PC机。

三．实验内容：

描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0

   四．综合仿真结果

实验二  简单分频时序逻辑电路的设计

一．实验目的：1．掌握最基本组合逻辑电路的实现方法。

2．学习时序电路测试模块的编写。

3．学习综合和不同层次的仿真。

二．实验设备：

安装Modelsim-6.5c的PC机。

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实验报告格式要求

一、实验报告内容包括：

  （1）实验名称。

  （2）实验目的。

  （3）实验仪器及编号。写明仪器名称、型号、编号。

  （4）实验原理。简单叙述有关实验原理（包括电路图或光路图或实验装置示意图）及测量中依据的的公式，式中各量的物理含义及单位，公式成立所应满足的实验条件等。

  （5）实验内容及步骤。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。

  （6）实验观测记录。记录原始测量数据、图形等有关原始量，形式上要求整齐规范。

  （7）数据处理结果。根据实验要求，采用合适的方法进行数据处理，误差分析，最后写出实际结果。

  （8）小结或讨论。内容不限。可以是实验中的现象分析，对实验关键问题的体会，实验的收获和建议，也可解答思考题。

二、书写次序

  （1）到（5）是进行实验预习时就应该完成的。（6）在实验中完成。做完实验后再在预习报告基础上完成（7）（8）两项。

   完成一个实验，就是一次最基本的科研训练，从预习到写出一个实验报告，每一步都有极其丰富的学习内容，要积极思考，认真对待。

实验（一）    简单的组合逻辑设计                  

实验日期    20##-10-31                         同组者姓名                        

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实验一 Modelsim 仿真软件的使用

一、实验目的

（1）熟悉Modelsim 软件

（2）掌握Modelsim 软件的编译、仿真方法

（3）熟练运用Modelsim 软件进行HDL 程序设计开发

二、实验内容

1、实验要求

用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。

2、步骤

1、建立工程

2、添加文件到工程

3、编译文件

4、查看编译后的设计单元

5、将信号加入波形窗口

6、运行仿真

3、方法

module yihuo (a,b,c);

input a,b;

output c;

assign c=a^b;

endmodule

测试程序：

module t_yihuo;

       reg a,b;

       wire c;

           initial

           begin

              a=0;

              forever  #20  a=~a;  

           end

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《数字系统设计与Verilog HDL》

实验报告（一）

班级：自动1003班

姓名：  刘洋

学号： 06101103

实验一、ModelSim认识及四位比较器

一、        实验目的

1、了解及掌握ModelSim软件的基本功能；

2、通过ModelSim软件编写基本的程序进行仿真和调试。

二、        实验内容

1、熟悉ModelSim软件中各部分的功能及用法；

2、编写一个四位比较器设计程序以及测试该模块的测试程序，要求如下：

（1）输入两个四位二进制数a、b；

（2）若a<b，则输出LA_out=0,EQ_out=0,LE_out=1；

        若a=b，则输出LA_out=0,EQ_out=1,LE_out=0；

        若a>b，则输出LA_out=1,EQ_out=0,LE_out=0；

三、        实验步骤及源程序

新建工程及文件，分别添加设计程序及测试程序，进行编译及纠错，编译通过后运行程序仿真进行调试得出结果。

设计模块：

module compare4(LA_out,EQ_out,LE_out,a,b,LA_in,EQ_in,LE_in);

output LA_out,EQ_out,LE_out;

input [3:0] a,b;

input LA_in,EQ_in,LE_in;

reg LA_out,EQ_out,LE_out;

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电子时钟：

电子时钟的功能：可以显示时间，还可以修改时间。

结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。

实验代码：

模块一：时间显示

//clk:秒功能的时钟信号，为1Hz的脉冲信号

//time_set_en:时间设置使能信号

//time_clear(键8)：时钟显示的清零

//hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set:设置后的小时、分、秒

//hourh,hourl:小时的高低位

//minh,minl:分的高低位

//sech,secl:秒的高低位

//cout:进位输出，即计满24小时，向天产生的进位输出信号

module time_count(clk,time_set_en,time_clear,hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set,hourh,hourl,minh,minl,sech,secl);

input clk;

input time_set_en,time_clear;

input[3:0]hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set;

output[3:0]hourh,hourl,minh,minl,sech,secl;

reg[3:0]hourh,hourl,minh,minl,sech,secl;

reg c1,c2;          //c1和c2分别为秒向分，分向时的进位

always@(posedge time_set_en or posedge clk or posedge time_clear)

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杭州电子科技大学

实验报告

实验课程名称 EDA技术与Verilog HDL 实实班姓学指

导

教验验

序内

号 容 级 名 号 师

二○一○年 月 日

1 XXXXXXX

杭州电子科技大学实验报告

实验目的与要求

实验名称XXXXX

实验原理

简要叙述实验的原理，设计思路

实验内容

包括实验步骤，源程序、设计框图、仿真波形等

总结与体会

从这一次实验的学习总结、对实验的建议、实验体会，限制在80个字内。

注意：

实验报告以doc或者RAR格式发

邮件标题必须按下列格式：

学号姓名Verilog实验序号 (示例：0504181101李某Verilog2)

其中实验序号表示是第几次实验

邮件附件格式：

学号姓名Verilog实验序号.doc 或者学号姓名Verilog实验序号.rar (示例：0504181101李某Verilog3.doc)

未按格式发送的邮件将被邮件预处理程序自动忽略。

第1页

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