数字逻辑电路大型实验报告

姓    名              

指导教师                    

专业班级              

学    院       信息工程学院      

提交日期    

一、实验目的

学习用FPGA实现数字系统的方法

二、实验内容

1．FPGA, Quartus II 和VHDL使用练习

2．四位数字频率计的设计

三、四位数字频率计的设计

1．工作原理

当系统正常工作时，8Hz信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。工作原理图如下：

2．设计方案

1)    整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号

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20##年电子技术实验

实验报告

频率计

一、概述

数字频率计是使用领域非常广泛的测量仪器，在计算机、通讯设备、音频视频等科研生产领域不可缺少。通过十进制数字显示被测信号频率，具有测量迅速，精度高，显示直观等诸多优点。

本实验中，我们使用VHDL开发FPGA的一般流程，采用频率计开发的基本原理和相应的测量方案，在FPGA实验开发板进行数字频率计的设计和实现。

数字频率计是数字电路中的一个典型应用，随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。本次的频率计设计主要是顶层设计，通过各个模块综合使用，学习常用的数字系统设计方法。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。

本实验，我采用硬件描述语言VHDL，在软件开发平台ISE上完成，该设计的频率计能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到FPGA上。   

VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下：

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数字频率计设计

计双0102 雷昊 2001011830786

一、课程设计内容及要求

       本次课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下：

              测量频率范围： 10Hz～100KHz       精度： ΔF / F ≤ ±2 %

              系统外部时钟： 1024Hz     测量波形： 方波 Vp-p ＝ 3～5 V

              硬件设备：Altera Flex10K10 五位数码管 LED发光二极管

              编程语言：Verilog HDL / VHDL

二、系统总体设计

输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。

三、系统及模块设计与说明

如左图所示为数字频率计测量频率的原理图。已知给定标准时钟脉冲高电平时间，将此高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N，则有。由图示可以看出，一个闸门电平时间内计数的最大误差为N±1，为保证误差要求取N≥100。经计算，四档的闸门电平时间分别为10s、1s、0.1s和0.01s。仅对计数器计数值N进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。

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简易数字频率计设计报告

设计人员：王方伟，熊伟，田欣欣

目录

摘要

一．总体方案

二．电路分析与设计

     1.可调频率波形发生器

2．整形电路

     3．二分频电路

     4．单片机计数部分

5．液晶显示部分

三．系统测试

     1.调试仪器

2．测试结果分析

     3．误差分析

四．总结

参考资料

附录

                   摘要

数字频率计用于测量正弦信号、矩形信号等波形的频率，其概念是单位时间里的脉冲个数。本设计采用89C52单片机为设计核心，将其分为波形产生部分，整形部分，单片机计数部分，显示部分。波形产生电路得到正弦波、三角波或矩形波；计数部分由89C52单片机实现；显示部分用液晶屏（LCD1602）。

关键词：AT89C52,分频计，频率计，LCD1602

Abstract

The digital frequency meter for measuring the frequency of the sinusoidal signal and rectangular signal waveform, the concept is the pulse number per unit time. This design uses a 89C52 microcontroller core for the design, waveform generator will be divided into the part, plastic part, the microcontroller to count part of the display section. Waveform generator circuit sine wave, triangle wave or square wave; count part of the 89C52 microcontroller; display part LCD screen

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电工电子课程设计

                   ——数字频率计

学生姓名   陈    卓             

学    号 1302060413          

专    业   通信工程 

班    级   　0605   

指导教师  宋 学 瑞 

目录

第一章   技术指标…………………………………………………………

第二章   整体方案设计…………………………………………………

第三章   单元电路设计…………………………………………………

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南理工紫金学院课题实验设计报告

学生姓名：  赵勇

学 号：   100405268   

专    业：        电气工程及其自动化        

题    目：       电子综合应用实践：      

                    简易数字频率计设计         

课 程 设 计 任 务 书

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实验四：数字频率计的设计

1．实验目的

（1）   熟悉Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。

（2）   熟悉GW48-CK或其他EDA实验开发系统的基本使用方法。

（3）   学习VHDL基本逻辑电路的综合设计应用。

2.实验内容

设计并调试好8位十进制数字频率计，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。

3．实验要求

（1）画出系统的原理图，说明系统中各主要组成部分的功能。

（2）编写各个VHDL源程序。

（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。

（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

（5）记录系统仿真、逻辑综合及硬件验证结果。

（6）记录实验过程中出现的问题及解决办法。

4.实验条件

（1）开发条件：Quartus Ⅱ 8.0。

（2）实验设备：GW48-CK实验开发系统。

（3）拟用芯片：EP3C5F484C8N。

5.实验设计

1）系统原理图

本设计8位数字频率计，它由1个CLKGEN分频模块，1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、1个32位锁存器REG32B，动态信号产生模块CTRLS、数据动态显示模块DISPLAY组成。

6个模块按照图4.1所示的原理图构成顶层电路dtFREQ。

图4.1分频、测频、锁存模块

图 4.2 dtFREQ电路原理图

2）VHDL程序

数字频率计FREQ的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。

CNT10的VHDL源程序：

--CNT10.VHD

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

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