基于VHDL的多功能数字钟设计报告
题目：多功能数字钟
姓名：程胜归
学号：0304811
指导老师：廖宇
设计时间：20##-7-8
一、 VHDL的发展
硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。
早在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行VHDL的开发。1987年，由IEEE（Institute of Electrical and Electro- nics Engineers）将VHDL制定为标准。参考手册为IEEE VHDL语言参考手册标准草案1076/B版，于1987年批准，称为IEEE 1076-1987。应当注意，起初VHDL只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在1993年制定的，称为VHDL-93，增加了一些新的命令和属性。虽然有“VHDL是一个4亿美元的错误”这样的说法，但VHDL毕竟是1995年以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。实质上，在底层的VHDL设计环境是由Verilog HDL描述的器件库支持的，因此，它们之间的互操作性十分重要。目前，Verilog和VDHL的两个国际组织OVI、VI正在筹划这一工作，准备成立专门的工作组来协调VHDL和Verilog HDL语言的互操作性。OVI也支持不需要翻译，由VHDL到Verilog的自由表达。
二、设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、秒表功能（复位，计时）；
三、实验程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLOCK IS
PORT (
CLK1:IN STD_LOGIC;
CLK2:IN STD_LOGIC;
R1:IN STD_LOGIC;
R2:IN STD_LOGIC;
scond:IN STD_LOGIC;
HOUR:IN STD_LOGIC;
MINI:IN STD_LOGIC;
RESET:IN STD_LOGIC;
DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);
CHOICE:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END CLOCK;
ARCHITECTURE behav OF CLOCK IS
SIGNAL LED7:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL SLIP:STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL a,b,c,d,e,f,g,h:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
---------------------------------------
PROCESS (CLK2)
BEGIN
IF CLK2'EVENT AND CLK2='1' THEN
IF SLIP<"111" THEN SLIP<=SLIP+1;
ELSE SLIP<="000";
END IF;
CASE SLIP IS
WHEN "000"=> CHOICE<="00000001";LED7<=a;
WHEN "001"=> CHOICE<="00000010";LED7<=b;
WHEN "010"=> CHOICE<="00000100";LED7<=c;
WHEN "011"=> CHOICE<="00001000";LED7<=d;
WHEN "100"=> CHOICE<="00010000";LED7<=e;
WHEN "101"=> CHOICE<="00100000";LED7<=f;
WHEN "110"=> CHOICE<="01000000";LED7<=g;
WHEN "111"=> CHOICE<="10000000";LED7<=h;
WHEN OTHERS=>CHOICE<="00000001";LED7<=a;
END CASE;
END IF;
END PROCESS;
PROCESS (CLK1)
BEGIN
IF CLK1'EVENT AND CLK1='1' THEN
IF a<"1001"THEN a<=a+1;
ELSE b<=b+1;a<="0000"; END IF; -------0--a
IF( a="1001"and b="0101")then
d<=d+1;b<="0000";a<="0000"; end if;
IF c="1100"THEN c<="1101";f<="1101";
ELSE c<="1100"; f<="1100"; END IF; -------2--c-f--
IF d="1010"THEN e<=e+1;d<="0000"; END IF; -------3--d
IF( d="1001"and e="0101")then
g<=g+1;e<="0000";d<="0000";end if;
IF g="1010"THEN
h<=h+1;g<="0000"; END IF; -------6--g
IF (h="0010" and g="0011")THEN
a<=a+1;h<="0000"; END IF; -------7--h
----------部分[时间可调]开始-----
IF RESET='1' THEN
a<="0000";
b<="0000";
c<="0000";
d<="0000";
e<="0000";
f<="0000";
g<="0000";
h<="0000";
END IF; ----复位键
IF scond='1' THEN a<="0000";b<="0000"; END IF;----精确调整秒清零
IF MINI='1'THEN d<=d+1;END IF;---分钟调整
IF (d="1001" and e="0101")then
d<="0000";e<="0000";g<=g;END IF;--59分时小时不加1
IF d="1010"THEN e<=e+1;d<="0000"; END IF;---分钟不延时
IF HOUR='1'THEN g<=g+1;END IF;---小时调整
IF g>"1000"THEN g<="0000";h<=h+1;END IF;--小时不延时
IF (g="0011" and h="0010")then g<="0000";h<="0000";END IF;--小时调整不延迟
-----------部分[时间可调]结束-----
-----------部分[秒表计时]开始-----
IF R1='1' THEN
a<="0000";
b<="0000";
c<="1100";
d<="0000";
e<="0000";
f<="1100";
g<="0000";
h<="0000";
END IF;----秒表复位
IF R2='1' THEN a<=a;
else a<=a+1; END IF;---即时计时
-----------部分[秒表计时]结束------
END IF;
END PROCESS;
------------------------------------------
PROCESS(LED7)
BEGIN
CASE LED7 IS
WHEN "0000"=> DOUT<="0111111";
WHEN "0001"=> DOUT<="0000110";
WHEN "0010"=> DOUT<="1011011";
WHEN "0011"=> DOUT<="1001111";
WHEN "0100"=> DOUT<="1100110";
WHEN "0101"=> DOUT<="1101101";
WHEN "0110"=> DOUT<="1111101";
WHEN "0111"=> DOUT<="0000111";
WHEN "1000"=> DOUT<="1111111";
WHEN "1001"=> DOUT<="1101111";
WHEN "1100"=> DOUT<="0000000";
WHEN "1101"=> DOUT<="1000000";
WHEN OTHERS=> DOUT<="0000000";
END CASE;
END PROCESS;
END behav;
四、 实验仿真效果图
实验程序通过编译，无错误，设置CLK和CLK1的宽度为1输入信号进行仿真，得到仿真效果如下图：
五、实验结果：
1. 实现了基本要求：24小时计时；分钟小时可调；
2. 并在基本要求的基础上增加了复位，以及精确调整时的秒清零功能；
3. 解决了调节时候的分钟和小时进位时候的延迟现象；
4. 分钟调整时，当调整至59时，此时的小时不增加，合理化设计；
5. 简单秒表功能：R1复位开始秒表，R2计时；
以上实验结果现象在实验箱上正常演示,通过老师检查!
六.设计体会
数字钟的原有程序是老师编写的,我只是在原有的基础上加上了一些程序段实现了时钟的可调和简单的秒表功能,调整的过程当中也发现不少问题,比如:进位的时候有2秒的延迟,小时到达23的时候有跳转错误的现象,通过解决每一个细节问题使我学到了不少东西,弄懂了硬件程序控制语言的基本原理,然后再来修改程序控制的功能就简单多了,于是我稍做修改,增加了复位功能,需要精确调整时候的秒个位和十位的清零功能,当我们调节时间的分钟的时候,我们通常希望这个调节到59的时候小时不要加1,实际的电子手表也是如此,我就加上了一个句子来控制调整.秒表功能设计得很简单,复位下来开始工作,简单地计时,只能记下一个人的时间成绩,R2可以的拨动可以继续计时.使用秒表时的数字钟功能不能恢复,秒表使用完毕后回到数字钟的功能时间不再正确,相当于复位了数字钟,这是此次设计的最大失败的地方,曾请教过多位同学查询过很多资料没有找到好的解决方案,实际中我们的电子手表是可以的.
个人觉得设计的前提是实用性,曾想过将流水灯程序加进去,实现数字钟的同时有流水灯效果,后来想想除了有点美观效果外使用性几乎没有,故略去.下一步思考将音乐芯片和数字钟结合起来实现整点报时功能或者手动较时闹钟功能!个人能力远远不够希望老师多多指点!
七.参考文献
1.现代可编程逻辑器件及SOPC应用设计
2.VHDL设计教程
第二篇：EDA课程设计报告(电子钟VHDL 设计)
EDA课程设计报告（电子钟VHDL 设计）
作者：dang168 时间：2008-10-05
E D A课程设计报告
-----电子钟VHDL 设计
一设计要求
设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间.
二.实验目的
1. 掌握多位计数器相连的设计方法。
2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。
3. 掌握CPLD技术的层次化设计方法。
4. 了解软件的元件管理含义以及模块元件之间的连接概念。
5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。
6. 培养独立分析问题，解决问题的能力。
三．硬件要求
1．8位8段扫描共阴极数码显示管。
2. 三个按键开关（清零，调小时，调分钟）。
四．设计原理
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。 在同一ＣＰＬＤ芯片口集成如下电路模块：
１．电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。 （１）ｓｅｃｏｎｄ（秒） ６０进制ＢＣＤ码计数
（２）ｍｉｎｕｔｅ（分） ６０进制ＢＣＤ码计数
（３）ｈｏｕｒ （时） ２４进制ＢＣＤ码计数
（４）ｃｌｏｃｋ ｔｏｐ 顶层设计
同时整个计数器有清零，调时，调分功能。
２．端口引脚名称
输入 ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ
输出 ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，
ｈｏｕｒ－ｄａｏｕｔ
五．设计原理图
逻辑功能图：
输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，
SETHOUR—秒加1信号
输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，
HOUR_DAOUT—时输出
时序仿真：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时钟脉冲上升沿秒加1，当接收到reset信号，即reset为高电平，所有计数为零，并重新计数，setmin和sethour可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。
硬件验证：利用MAX+plusII把程序写入实验板，根据上面的输入输出引脚，锁定到芯片引脚。本实验运用的芯片是EPF10K10LC84-4,还有利用了6个LED显示，分别显示时、分、秒各两个，没有利用译码器，利用的LED是8引脚的。本次验证利用实验板的模式7，根据板的说明书，锁定引脚并下载程序。按
下板的复位按钮，时钟开始运行，由跳线帽可以选择频率设定时钟的快慢。LED上可以显示时钟，由锁定的引脚所对应的按钮可以锁定时钟时间和复位。
六.设计过程
（一）各模块的说明：
1.SECOND模块：用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。 SECOND模块源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity second is
port(clk,reset,setmin:in std_logic;
enmin:out std_logic;
daout:out std_logic_vector(6 downto 0)
);
end entity second;
architecture fun of second is
signal count:std_logic_vector(6 downto 0);
signal enmin_1,enmin_2:std_logic;
begin
daout<=count;
enmin_2<=(setmin and clk);
enmin<=(enmin_1 or enmin_2); process(clk,reset,setmin)
begin
if(reset='1')then count<="0000000"; elsif(clk'event and clk='1')then
if(count(3 downto 0)="1001")then if(count<16#60#)then
if(count="1011001")then
enmin_1<='1';count<="0000000"; else
count<=count+7;
end if;
else
count<="0000000";
end if;
elsif(count<16#60#)then
count<=count+1;
enmin_1<='0'after 100 ns; else
count<="0000000";
end if;
end if;
end process;
end fun;
2.MINUTE模块：用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。 MINUTE模块源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity minute is
port(clk,reset,clk1,sethour:in std_logic;
enhour:out std_logic;
daout:out std_logic_vector(6 downto 0)
);
end entity minute;
architecture fun of minute is
signal count:std_logic_vector(6 downto 0);
signal enhour_1,enhour_2:std_logic;
begin
daout<=count;
enhour_2<=(sethour and clk1);
enhour<=(enhour_1 or enhour_2);
process(clk,reset,sethour)
begin
if(reset='1')then count<="0000000";
elsif(clk'event and clk='1')then
if(count(3 downto 0)="1001")then
if(count<16#60#)then
if(count="1011001")then
enhour_1<='1';count<="0000000";
else
count<=count+7;
end if;
else
count<="0000000";
end if;
elsif(count<16#60#)then
count<=count+1;
enhour_1<='0'after 100 ns;
else
count<="0000000";
end if;
end if;
end process;
end fun;
3.HOUR模块：用来对时进行计数，当记到计数器的低四位为1001时，若高三位小于010时，则时计数器加7，目的是使计数值变为BCD码。当计数器的高三位小于010，低四位小于1001时，计数器加1；若当计数器记到0100100时，则有一进位。HOUR模块的时钟由SETHOUR和MINUTE记到60的进位两部分组成。
HOUR模块源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hour is
port(clk,reset:in std_logic;
daout:out std_logic_vector(5 downto 0) );
end entity hour;
architecture fun of hour is
signal count:std_logic_vector(5 downto 0); begin
daout<=count;
process(clk,reset)
begin
if(reset='1')then
count<="000000";
elsif(clk'event and clk='1')then
if(count(3 downto 0)="1001")then if(count<16#23#)then
count<=count+7;
else
count<="000000";
end if;
elsif(count<16#23#)then
count<=count+1;
else
count<="000000";
end if;
end if;
end process;
end fun;
4.顶层CLOCK_TOP模块：用来对元件进行例化，以及对端口进行映射。 HOUR模块源程序如下：
library ieee;
use ieee.std_logic_1164.all;
entity clock_top is
port(clk,reset,setmin,sethour:in std_logic;
second_daout,minute_daout:out std_logic_vector(6 downto 0); hour_daout:out std_logic_vector(5 downto 0)
);
end clock_top;
architecture a of clock_top is
component second
port(clk,reset,setmin:in std_logic;
daout:out std_logic_vector(6 downto 0);
enmin:out std_logic);
end component;
component minute
port(clk,reset,clk1,sethour:in std_logic; enhour:out std_logic;
daout:out std_logic_vector(6 downto 0)); end component;
component hour
port(clk,reset:in std_logic;
daout:out std_logic_vector(5 downto 0)); end component;
signal enmin_re,enhour_re:std_logic; begin
u1:second port map(reset=>reset,
clk=>clk,
setmin=>setmin,
enmin=>enmin_re,
daout=>second_daout);
u2:minute port map(clk=>enmin_re, reset=>reset,
clk1=>clk,
sethour=>sethour,
enhour=>enhour_re,
daout=>minute_daout);
u3:hour port map(clk=>enhour_re,
reset=>reset,
daout=>hour_daout); end a;
七．仿真波形图为： 仿真波形图1
仿真波形图2