高级PCB板设计原理总结
一、 PCB基本设计步骤：
1、设计原理图 7、布线规则设置
2、定义元件封装 8、自动布线
3、PCB图纸的基本设置 9、手动布线
4、生成网表和加载网表 10、生成报表文件
5、更新PCB板 11、文件打印输出
6、设计元件布局 12、PCB设计结束
二、高速PCB设计流程：
原理图设计
电磁兼容设计
信号完整性设计
电路的去耦设计
PCB设计
布局设计
拓扑结构设计
信号完整性设计和电源完整性设计
设计后验证
信号完整性仿真
电源完整性仿真
电磁兼容仿真
三、20－H原则:
是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。在板的边缘会向外辐射电磁干扰。将电源层内缩，使得电场只在接地层的范围内传导。有效的提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内（这里的H指的介质厚度 ）
四、 3－W原则:
是线与线之间的距离保持3倍线宽（线距至少是线宽的二倍），为了减少线间窜扰，应保证线间距足够大，当线中心距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。（W为线的宽度）
五、元器件的选择：
? 选用外形尺寸非常小的SMT或BGA封装
? 选用芯片内部的PCB具有电源层和接地层的多层设计
? 选用在逻辑状态变换过程中输入电流消耗更小的逻辑器件。
? 使用满足功能要求的速率尽可能低的逻辑器件。
? 选择电源和接地管脚位于封装中央，并且彼此临近的逻辑器件。
? 选用多个电源管脚和地管脚成对配置的芯片。
? 选用信号返回管脚（如地）与信号管脚之间均匀分布的芯片。
? 选用对类似时钟信号的关键信号，有专门的信号返回管脚芯片。
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? 选用在IC封装内部使用高频去耦电容的IC芯片。
? 使用具有金属外壳的器件，如将振荡器的金属外壳或封装尽可能多的通过低
阻抗连线连接到0V参考面。
? 对具有金属封装和顶部金属芯的器件，提供接地散热器的芯片.
六、电容器选用及使用注意事项：
1，一般在低频耦合或旁路，电气特性要求较低时，可选用纸介、涤纶电容器；在高频高压电路中，应选用云母电容器或瓷介电容器；在电源滤波和退耦电路中，可选用电解电容器。
2，在振荡电路、延时电路、音调电路中，电容器容量应尽可能与计算值一致。在各种滤波及网（选频网络），电容器容量要求精确；在退耦电路、低频耦合电路中，对同两级精度的要求不太严格。
3，电容器额定电压应高于实际工作电压，并要有足够的余地，一般选用耐压值为实际工作电压两倍以上的电容器。
4，优先选用绝缘电阻高，损耗小的电容器，SMT电容元件，还要注意使用环境。 在使用去耦旁路电容时，需要考虑以下几点：
1· 使电容的引线最短，线路电感最小。
2· 选择适合的额定电压和介电常数的电容。
3· 电容安装好后，必须检查是否工作正常。
4· 太大的电容会导致信号的过大畸变。
5· 如果边沿速率的畸变容许（3倍于C的值），应使用大一级的电容标称值。
大电容选择：
1． 一般，在每两个LSI（大规模集成电路 ）和VLSI（超大规模集成电路）器件之
间要放一个大电容，另外在下面几处位置也需放置去耦电容。
2· 电源与PCB的接口处。
3· 功率损耗电路和元器件的附近。
4· 自适应卡、外围设备和子电路I/O接口与电路终端连接处。
5· 输入电压连接器的最远位置。
6· 时钟发生电路和脉动敏感器件附近。
7· 远离直流电压输入连接器的高密元件布置。
电容的放置：
1、每个LSI（Large-scale integration 大规模集成电路 ）、VLSI（ Very Large Scale
Integrated circuites超大规模集成电路）器件处在加去耦电容。
2、电源入口处要加旁路电容，通常是直接在两个电源引脚上，安装两个并联电容。
3、I/O连接器、距电源输入连接器远的地方、元件密集处、时钟电路附近都要加旁路
电容。
4、尽可能靠近器件。
5、去耦电容的引线不能太长。
在高速PCB板中对电容的处理可总结如下几点：
1. 减少电容的引线或引脚的长度
2. 尽量使用宽的连线
3. 优先并尽量选用贴装的电容
4. 电容要尽量靠近器件的电源引脚并与之直接相连
5. 电容之间别共用过孔
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6. 电容的过孔要尽量靠近其焊盘（能打在焊盘上最佳）
七、 PCB叠层的排布一般原则：
1、 元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；
2、所有信号层尽可能与地平面相邻；
3、尽量避免两信号层直接相邻；
4、主电源尽可能与其对应地相邻；
八、PCB布局的基本原则：
1、要考虑PCB尺寸大小。 PCB尺寸过大时印制线条长， 阻抗增加，抗噪声能力下降，
成本也增加。过小，散热不好，且邻近线条易受干扰。电路板的最佳形状为矩形。长宽比为3：2或4：3。当确定PCB尺寸后，再确定特殊元件的位置。
2、根据电路的功能单元，先划分数字、模拟、地区域，对电路的全部元器件进行布局：
强信号、弱信号、高电压信号和弱电压信号要分开，使相互间的信号耦合为最小。还要根据电路的流程安排各个功能电路单元的位置，根据信号流向规律使布局便于信号流通，并使信号尽可能保持一致的方向，尽量减少和缩短各元器件之间的引线和连接。
3、元件布局时，使用同一种电源的元件应考虑尽量放在一起，以便于将来的电源分割。
相同结构电路部分也应尽可能采取对称布局。要根据元件的位置来确定连接器的引脚安排。另外每种电源 配置的地脚，也要匹配，也就说数字信号配数字地，模拟信号配模拟地。
4、DIP元件相互的距离要大于2mm。BGA与相邻元件距离大于5mm。阻容等贴片小元
件的相互距离要大于0.7mm。贴片元件焊盘外侧与相临插装元件焊盘外侧要大于2mm。压接元件周围5mm不可以放置插装元器件。焊接面周围5mm以内不可以放置贴装元件。位于电路板边缘的元器件，离电路板边缘一般不小于2mm。
5、集成电路的去耦电容应尽量靠近芯片的电源脚，以高频最靠近为原则。使之与电源和
地之间形成的回路最短。旁路电容应均匀分布在集成电路周围。
6、在高频下工作的电路，要考虑元器件之间的分布参数。尽可能缩短高频元器件之间的
连线。设法减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互靠得太近，输入和输出元件尽量远离。用于阻抗匹配目的的阻容器件的放置，也应根据其属性合理布局。
7、在电路板上包括高速、中速、低速逻辑电路时，要尽可能缩短高速信号线，如时钟线、
数据线、地址线等。如果高速器件的信号线必须与连接器相连接，高速电路逻辑器件应安放在紧靠边缘连接器，中速电路和低速电路逻辑依次远离连接器。
8、时钟电路应位于底板或接地板的中心，不要放在输入输出端附近。振荡器或晶体要直接焊接到PCB上，不要采用插座会增大引线长度，而且还会向内外辐射能量，产生干扰。如果时钟的振荡频率超过5MHz，就应选用成品晶体振荡器，不能采用分离元件搭接振荡电路。
9、某些元器件或导线之间可能有较高的电位差，应加大它们之间的距离，以免放电引起意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。对于电位器、可调电感线圈、可变电容器、微动开关和可调元件的布局应考虑整机的结构要求。若是机内调节，应放在印制板上便于调节的地方；若是机外调节，其位置要与调节旋钮在机箱面板上的位置相适应。
10、重量超过15g的元器件、应当用支架加以固定，然后焊接。那些又大又重、发热量多 3
的元器件，不宜装在印制板上，而应装在整机的机箱底板上，且应考虑散热问题。热敏元件应远离发热元件。应留出印制板定位孔及固定支架所占用的位置。当电路板面尺寸 大于200mm×150mm时，应考虑电路板所受的机械强度。
11、当时钟频率超过5MHz或上升时间小于5ns时，就需要选用多层板，这就是所谓的
5/5规则。
九、布线基本要求：
1、布线时要注意输入端与输出端的连线，应避免相邻平行，以免产生反射干扰，必要时应加地线隔离。
2、两相邻层的布线要互相垂直，平行容易产生寄生耦合。
3、总的连线应尽可能的短，关键信号线最短。
4、在一块设计合适的PCB板上，第一条安排的线路将是时钟信号，由于最初线路有
较大的自由度，设计者可使用最短的距离来布线。
5、使用有接地平面的多层板。
6、避免PCB板布线不连续。布线宽度不要突变，布线不要突然拐角。
布线的原则：（PCB布线有单面布线、双面布线、多层布线。先布时钟线，然后布高速
线，在确保此类信号的过孔足够少，分布参数特性好以后，最后才能布一般
的不重要的信号线，要仔细分析，确保走线最优。）
1、输入输出端用的导线应尽量避免相邻平行。
2、选择合理的导线宽度。地线>电源线>信号线。（分离元件可为1.5mm ，集成电路
常选 0.2~0.3mm ,电源线为1.2~2.5mm）
3、导线的最小距离主要由最坏情况下的线间绝缘电阻和击穿电压决定。对集成电路间
距可小至5~8mm。
4、印制导线拐弯处一般取圆弧形。必须用大面积铜箔时，最好用栅格状。
5、专用零伏线，电源线的走线宽度≧1mm
电源线和地线尽可能靠近，整块印刷板上的电源与地要呈“井”字形分布。以便使分
布线电流达到均衡。
6、焊盘中心孔要比器件引线直径稍大一些，焊盘太大易形成虚焊，焊盘外径D一般不
小于（d+1.2)mm，d为引线直径。
7、为了兼顾电气性能与工艺的需要，做成十字花焊盘。
8、高频走线应减少使用过孔连接。
9、所有信号走线远离晶振电路。
10、晶振走线尽量短，与地线回路相靠近；如有可能，晶振外壳应接地。
时钟电路的布线：
1、确定布线层
? 如果在外层布时钟走线，将地平面和外层相邻，以最小化噪声；如果在内层布时钟
走线，使用两个参考平面将这个信号层夹在中间。
? 时钟线要尽量避免换层，不要采用多层布线。
? 如果采用六层板以上时，不要把时钟线安排在底层，也不要把时钟布线层放在地层
和电源层之下。
? 在邻近的布线层不要把其他走线靠近，或直接布在时钟线下，或经过时钟振荡区。 ? 应当把电阻的位置放在最顶层靠近时钟元件的输出头处，电阻的另一端直接引入内
部布线层，接地面排列在电源层之上。
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2、设计不同层间的跳线部位：
? 时钟直线上不要使用过孔，过孔会导致阻抗变化和反射。
? 尽量减小连线长度。
3、设计走线阻抗和终端匹配电路：
? 根据走线阻抗和终端匹配要求，选择时钟线采用微带线还是带状线。
? 对时钟信号使用合理的终端以达到最小反射。
? 时钟信号线要尽可能直，使用圆弧形拐角或45度过渡角代替使用直角。
? 如果时钟信号需要由主板引到子板上，时钟线应布置在远离其他引线处并直接接
到连接器上，最好采用点到点的布线方式。
4、时钟走线的保护：
? 采用地保护走线。保护线路必须沿着关键信号的线路布置，而且两端都必须接到地。 ? 另一种保护走线的方法就是分流走线，分流走线应放置在直接垂直相邻的关键信号
线的上面或下面，分流走线两端不必与地连接。
十、高速PCB中的过孔设计应注意如下：
1、选择合理尺寸的过孔大小。比如对6-10层的内存模块PCB设计来说，选用10/20Mil
（钻孔/焊盘）的过孔较好，对于一些高密度的小尺寸的板子，也可以尝试使用8/18Mil的过孔。对于电源或地线的过孔则可以考虑使用较大尺寸，以减小阻抗。
2、使用较薄的PCB板有利于减小过孔的两种寄生参数。
3、PCB板上的信号走线尽量不换层，也就是说尽量不要使用不必要的过孔。
4、电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好。
5、在信号换层的过孔附近放置一些接地的过孔，以便为信号提供最近的回路。甚至可以
在PCB板上大量放置一些多余的接地过孔。
十一、PCB电磁干扰的消除——磁通量消除法：
1、电路设计
? 选用边缘速率更低的逻辑系列器件（减少元件和走线的RF辐射）；
? 对于I/O电缆，正确引用旁路电容器（减少共模RF辐射）
? 对特定高速网络加入共模扼流圈和数据线过滤器，减少共模电流，
如USB2.0数据线处理。
? 合理使用去耦电容。
2、PCB设计
? 采用多层板，并适当分层和阻抗控制（减少走线的RF辐射）。
? 对多层板，将时钟走线靠近返回接地平面，对单面或双面板，将时
钟走线靠近接地栅格，或靠近最近的一条地线，或用地线包起来（减
少共模RF能量）
? 对时钟和信号线进行终端匹配设计（减少高频谐波辐射）。
3、其它设计
? 将磁流量束缚在元件封装内部（减少元件辐射）
? 减小电源和接地平面结构中的噪声电压（减少RF能量）
? 为辐射大量共模RF能量的元件提供接地散热器。
? 减少系统级电磁干扰抑制技术：
1、屏蔽
2、接地
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3、滤波
4、绝缘 5、分离与定位 6、电阻阻抗控制 7、I/O内部互联设计
8、PCB抑制技术
十二、电源完整性分析：
如果是供电电压压降问题，解决方法：
1、尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽 量的保持电流的畅通。
2、尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺 利的流过，避免产生过大的压降。
如果是地弹现象，解决方法：
1、降低芯片内部驱动器的开关速率和同时开关的数目，不过这种方式不现实，因为电路设计的方向就是更快，更密。
2、降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
3、降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。
串联单点接地：由于大家共用一根总线，会出现较严重的共模耦合噪声，同时由于对地分布
电容的影响，会产生并联谐振现象，大大增加地线的阻抗，这种接法一般只用于低于1M的电路系统里
并联单点接地：可以减少耦合噪声，但是由于各自的地线较长，地回路阻抗不同，会加剧地
噪声的影响，同样也会受到并联谐振的影响，一般使用的频率范围是1M到10MHZ之间。
多点接地结构：能够提供较低的接地阻抗，这是因为多点接地时，每条地线可以很短；而且
多根导线并联能够降低接地导体的总电感。在高频电路中，瞬间开关时的电流很大，这就要求信号回路的电感很小，所以必须使用多点接地，每根接地线的长度小于信号波长的1/20。多层PCB设计时采用的接地方法就属于多点接地。通常频率大于10MHz的电路，常采用多点接地。
十三、通过阻抗控制来改变线路阻抗的方法包括：
1、根据参考板来改变线的宽度。
2、改变布线层与参考板之间的距离。
3、把部分参考板移到信号线下面，并允许以比原来参考板更远的参考远的参考板作参
考。
4、改变PCB层的厚度。
5、在两个平面结构中采用不同的介电常数。
十四、PCB静电防护设计：
1、I/O端口与电路分离，隔离开单独地。电缆接I/O地或浮地。
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2、数字电路时钟前沿时间小于3ns时，要在I/O连接器端口对地间设计火花放电间隙来
防护电路。
3、 I/O端口加高压电容，加在刚刚出口处，电容耐压要足够，多用陶瓷电容器。
4、 I/O端口加LC滤波器
5、 ESD敏感电路采用护沟和隔离区的设计方法。
6、PCB上下两层采用大面积敷铜并多点接地。
7、电缆穿过铁氧体环可以大大减小ESD电流，也可减小电磁干扰辐射。
8、多层PCB比双层PCB的防非直击ESD性能改善10~100倍。
9、回路面积尽可能小，包括信号回路和电源回路。
10、在功能板顶层和底层上设计3.2mm的印制线防护环，防护环不能与其他电路连接。
11、信号线走线应靠近低阻抗0V参考地面。
十五、环路面积的控制：
1、严格控制地面和电源子系统之间的耦合。
2、信号线必须尽可能地靠近地线、地平面、OV参考面和它们关心的电路。
3、在电源和地之间使用具有高的自谐振频率，尽可能低的ESL和ESR旁路电容。
4、保持走线长度越短越好，将天线耦合减到最小程度。
5、在PCB板的顶层和底层没有无件或电路的区域，应尽可能多地加入地平面。
6、在静电放电敏感元件和其他功能区之间，加入保护带或隔离带。
7、将所有机壳的地都接到地阻抗。
8、采用齐奏齐纳二极管（稳压二极管）或静电放电抑制元件来提供瞬时保护。
9、地的瞬时保护设备应接到机壳地，而不是电路地。
10、由铁氧体材料制成的串珠或滤波器，能够提供很好的静电放电电流衰减，从而为辐
射发射提供电磁干扰保护。
11、采用多层PCB板能够提供比两层板好10倍到100倍的非接触静电放电电磁保护
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