一、面包板

第二篇：阳光学院数字电路实验指导书

数字逻辑电路 实验指导书 南京师范大学计算机系 2006．10 数字逻辑电路实验 Digital Logic Circuits Experiments 一、实验目的要求： 数字逻辑电路实验是计算机科学与技术专业的基础实验，与数字逻辑电路理论课程同步开设（不单独设课），是理论教学的深化和补充，同时又具有较强的实践性，其目的是通过若干实验项目的学习，使学生掌握数字电子技术实验的基本方法和实验技能，培养独立分析问题和解决问题的能力。 二、实验主要内容： 教学内容分为基础型、综合型，设计型和研究型，教学计划分为多个层次，学生根据其专业特点和自己的能力选择实验，1～2人一组。但每个学生必须选做基础型实验，综合型实验， 基础型实验的目的主要是培养学生正确使用常用电子仪器，掌握数字电路的基本测试方法。按实验课题要求，掌握设计和装接电路，科学地设计实验方法，合理地安排实验步骤的能力。掌握运用理论知识及实践经验排除故障的能力。 综合型实验的目的就是培养学生初步掌握利用EDA软件的能力，并以可编程器件应用为目的，培养学生对新技术的应用能力。初步具有撰写规范技术文件能力。 设计型实验的目的就是培养学生综合运用已经学过的电子技术基础课程和EDA软件进行电路仿真实验的能力，并设计出一些简单的综合型系统 同时在条件许可的情况下，可开设部分研究型实验，其目的是利用先进的EDA软件进行电路仿真，结合具体的题目，采用软、硬件结合的方式，进行复杂的数字电子系统设计。 数字逻辑电路实验 实验1 门电路逻辑功能测试 实验预习 1 仔细阅读实验指导书，了解实验内容和步骤。 2 复习门电路的工作原理及相应逻辑表达式。 3 熟悉所用集成电路的引线位置及各引线用途。 4 熟悉TTL门电路逻辑功能的测试。 5 了解数字逻辑综合实验装置的有关功能和使用方法。 实验目的 1 熟悉数字逻辑实验装置的有关功能和使用方法。 2 熟悉双踪示波器的有关功能和使用方法。 3 掌握门电路的逻辑功能，熟悉其外形和外引线排列。 4 学习门电路的测试方法。 实验仪器 1 综合实验装置 一套 2 数字万用表 一块 3 双踪示波器 一台 4 器件 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 两输入端四异或门 1片 74LS04 六反相器 1片 实验原理说明 数字电路主要研究电路的输入与输出之间的逻辑关系，这种逻辑关系是由门电路

的组合来实现的。门电路是数字电路的基本单元电路。门电路的输出有三种类型：图腾柱输出（一般TTL门电路）、集电极开路（OC门）输出和三态（3S）输出。它们的类型、逻辑式、逻辑符号与参考型号见表1-0。门电路的输入与输出量均为1和0两种逻辑状态。我们在实验中可以用乒乓开关的两种位置表示输入1和0两种状态，当输入端为高电平时，相应的输入端处于1位置，当输入端为低电平时，相应的输入端处于0位置。我们也可以用发光二极管的两种状态表示输出1和0两种状态，当输出端为高电平时，相应的发光二极管亮，当输出端为低电平时，相应的发光二极管不亮。我们还可以用数字万用表直接测量输出端的电压值，当电压值为3.6V左右时为高电平，表示1状态；当电压值为0.3V以下时为低电平，表示0状态。在实验中，我们可以通过测试门电路输入与输出的逻辑关系，分析和验证门电路的逻辑功能。我们实验中的集成电路芯片主要以TTL集成电路为主。表1-0 门电路的逻辑功能 类型 逻辑式 逻辑符号 参考型号 与门 Y=A·B &ABY 7408 7409(OC) 7411 7415(OC) 7421 或门 Y=A+B ABY1≥ 7432 缓冲器 无放大作用 Y=A AY1 4050 有放大作用 AY 4017(OC) 非门（反相器） 无放大作用 Y=A AY1 7404 7405（OC） 有放大作用 AY 7406（OC） 与非门 Y=B.A &ABY 7400 7403(OC) 7410 7412(OC) 7420 7422(OC) 或非门 Y=BA+ ABY1≥ 7402 7427（OC） 与或非门 Y=2BB121.+.AA &1A1BY2A2B1&≥ 7451 异或门 Y=A?B =AB.+.AB ABY=1 7486 OC门 以与非门为例 Y=B.A &ABY 7403（OC） 三态门 （3S门） EN=1时，Y=A EN=0时，Y=高阻态AENY74126 EN=1时，Y=A EN=0时，Y=高阻态AENY74125 传输门 C=1，TG通 C=0，TG断 CCViVo TTL门电路是集成逻辑电路的一种，是晶体管——晶体管逻辑门电路的简称。它具有参数稳定，工作可靠，开关速度高等优点。实验中的集成电路芯片主要以TTL集成电路为主。 1 基本门电路有与门、或门和非门。 与门的逻辑功能是：有0出0，全1出1。其逻辑表达式为Y=AB。常见的与门有：74LS08（四2输入与门）、74LS09（四2输入与门——OC门）、74LS11（三3输入与门）、74LS15（三3输入与门——OC门）、74LS21（双4输入与门）。 或门的逻辑功能是：有1出1，全0出0。其逻辑表达式为Y=A+B。常见的或门有：74LS32（四2输入或门）。 非门的逻辑功能是：入1出0，入0出1。其逻辑表达式为Y=A。

常见的非门有：74LS04（六反相器）、74LS05（六反相器——OC门）。 2 与非门是由与门和非门有机组合而成的，它的逻辑功能是有0出1，全1出0。其逻辑表达式为Y=AB。常见的与非门有：74LS00（四2输入与非门）、74LS03（四2输入与非门——OC门）、74LS10（三3输入与非门）、74LS12（三3输入与非门——OC门）、74LS20（双4输入与非门）、74LS22（双4输入与非门——OC门）、74LS30（8输入与非门）。 或非门是由或门和非门有机组合而成的，它的逻辑功能是有1出0，全0出1。其逻辑表达式为Y=BA+。常见的或非门有：74LS02（四2输入或非门）、74LS27（三3输入或非门）。 3 异或门的逻辑功能是：两输入端相异得1，相同得0。其逻辑表达式是Y=AB+AB=A?B。 常见的异或门有：74LS86（四2输入异或门）。 同或门的逻辑功能是：两输入端相同得1，相异得0。其逻辑表达式是：Y=AB+AB=A⊙B。 4 可以用一种逻辑门构成另一种逻辑门，例如，用与非门构成与门、或门等。如图1-1所示。 图1-1 用与非门构成或门逻辑图 5 门电路可以作为控制门。以图1-2所示的2输入与非门为例，用任一端A作为输入端，而另一端B为控制端。若B=1，则门打开，可以进行信息的传递，即Y=A；若B=0，门关闭，信息不能通过，Y=1。 &AY&B&BA1213451131098（a）逻辑图 （b）波形图 图1-2 控制门 实验内容及步骤 选择实验用的集成电路，将被测器件插入搭试板上的14芯插座中，并按下锁紧开关。用导线将器件的14引脚与搭试板上的+5V电源相连，器件的第7引脚与搭试板上的GND相连，然后选择公共板上开关作为输入信号，发光二极管作为输出信号，按自己设计的实验接线图接好连线。特别注意VCC及GND不能接错。实验中改动接线须先断开电源，接好线后再通电实验。 1 与非门和异或门逻辑功能的测试。 (1) 74LS20双4输入与非门逻辑功能测试 (2) 74LS86四2输入异或门逻辑功能测试 2 根据电路图写出逻辑关系表达式。 (1)用74LS00按图1-3，1-4接线，将输入输出逻辑关系分别填入表1-1、表1-2中。 (2)写出下面图1-3，1-4两个电路逻辑表达式。 输入 输出 A B Y 0 0 0 1 1 0 1 1 表1-1 图1-3 表1-2 输入 输出 A B Y Z 0 0 0 1 1 0 1 1 图1-4 3 利用与非门控制输出。 用一片74LS00按图1-5接线，S接任一电平开关，用示波器观察S对输出脉冲的控制作用。 &9108&121311Z6&45&123Y&A123BAAY=B=11B=00Y=11B&AY1&A23&B456&9108&12

1311&123Y图1-5 4 用与非门组成其它门电路并测试验证。 (1) 组成或非门 a. 用一片2输入端四与非门组成或非门 Y=BA+=BA.=BA. b. 画出电路图 c. 测试并填表1-3 表1-3 输入 输出 A B Y 0 0 0 1 1 0 1 1 (2) 组成异或门 a.将异或门表达式转化为与非门表达式 b.画出逻辑电路图 c.测试并填表1-4 表1-4 A B Y 0 0 0 1 1 0 1 1 5 逻辑门传输延迟时间的测量。 用六反相器（非门）按图1-6接线，输入200KHz连续脉冲，用双踪示波器测量输入、输出相位差，计算每个门的平均传输延迟时间的pdt 值。 图1-6 6 用基本门电路组装一个译码电路：将BCD8421码转换成格雷码。 实验记录 1 按各步骤要求画逻辑图、填表，并分析其特点。 11111Y200HZ4&Y561&231&Y23S2 画出实验中的电路图，分析其功能，写出其真值表和逻辑表达式。 3 总结门电路的类型。 实验报告及思考 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。 1 与门有一个输入端悬空，相当于该端输入什么信号？或门有一个输入端悬空，相当于该端输入什么信号？ 2 当与非门只用一个输入端，一个输出端时，该元件具有什么功能？ 3 异或门又称可控反相门，为什么？ 4 门电路不加电源和地，可以正常工作吗？ 5 怎样判断门电路逻辑功能是否正常？ 6与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？ 实验2 组合逻辑电路分析与设计 实验预习 1 仔细阅读实验指导书，了解实验内容和步骤。 2 复习半加器、全加器和多位加法器的逻辑功能。 3 设计实验任务中要求组装的电路，选择集成电路，画出实验线路图。设计时，可尽量选用与非门、译码器、数据选择器。 实验目的 1 熟悉译码器、数据选择器的结构和功能测试方法。 2 掌握译码器、数据选择器的逻辑功能及其应用。 3 掌握半加器、全加器和多位加法器的逻辑功能。 4 掌握用门电路构成组合逻辑电路的设计、组装和功能测试的基本方法。 5 熟悉TTL加法器功能的测试方法。 6 学习寻找和排除故障的方法。 实验仪器 1 综合实验装置 一套 2 数字万用表 一块 3 器件 74LS138 3-8译码器 1片 74LS151 8-3数据选择器 2片 74LS10 （三3输入与非门） 2片 74LS20（双4输入与非门） 1片 74LS00（四2输入与非门） 1片 74

LS04（六反相器） 1片 实验原理说明 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分半加器和全加器两种。 .. 半加器 计算机中的异或指令的功能就是求两个操作数各位的半加和。 一位半加器有两个输入、两个输出。 一位半加器的真值表见表2-1，据真值表可得到半加器的输出函数表达式： 表2-1 一位半加器的真值表 输入 输出 Bi Ai Si Ci 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 Si=BiAiBiAi.+.=Ai?Bi Ci=Ai·Bi 逻辑表达式的硬件实现，则要根据所提供的实验芯片。 集成电路正异或门74LS86就是一位半加器。 .. 全加器 计算机中的加法器一般就是全加器，它实现多位带进位加法。下面以一位全加器为例介绍。 一位全加器有三个输入、两个输出。“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。 一位全加器的真值表见表2-2。 表2-2 一位全加器的真值表 输入 输出 Ci-1BiAiSiCi0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 根据表3-2便可写出逻辑函数表达式： Si=1i1i1i1iCBiAiCBiAiCBiAiCBiAi......+..+..+..=（Ai?Bi）?Ci-1 Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·(Bi+Ci-1)+Bi·Ci-1 一位全加器的卡诺图如图2-1所示 图2-1 一位全加器卡诺图 全加功能的硬件实现，有多种方法。例如，可以把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-！的半加和来实现。 多位全加器就是在一位全加器原理上扩展而成的。 集成电路全加器有74LS80（一位全加器）、74LS81（二位全加器）、74LS83（四位全加器）等。 用中规模集成电路实现逻辑函数的要点是：先将函数化为最小项表达式（列其真值表），再利用集成电路内部的逻辑关系，配接必须的外电路来实现此表达式。用中规模集成电路实现逻辑函数，方法简便，使用灵活，线路简单，其应用日益广泛。 实验内容及步骤 1 用与非门设计全加器 根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。 Si01011010AiCi-1BiCi00100111AiCi-1Bia 逻辑表达式 Si= =1iii1iii1iii1iiiCBACBACBACBA............... Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=1ii1iiiiCBCABA....... b 芯片 74LS04（六反相器） 1片 74LS10（三3输入与非门） 2片 74LS20

（双4输入与非门） 1片 74LS00（四2输入与非门） 1片 c 电路图如图2-2所示 图2-2 用与非门变换成全加器电路图 2 用三-八译码器74LS138组装全加器 根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。 a 逻辑表达式 Si=1iii1iii1ii1iiiCBACBACBiACBA......+..+..+.. =1iii1iii1iii1iiiCBACBACBACBA............... =7421YYYY... Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·Bi·1iC.+Ai·iB·Ci-1+iA·Bi·Ci-1+Ai·Bi·Ci-1=1iii1iii1iii1-iiiCBACBACBACBA.............. =7653YYYY... b 芯片 74LS138（三-八译码器） 1片 74LS20（双4输入与非门） 1片 1iii1iii1ii1iiiCBACBACBiACBA......+..+..+..AiBiCi-1&&&Ci-1BiAi&&&&Si&AiBiCi-1Ci&&&&c 电路图如图2-3所示 图2-3 用74LS138组装全加器电路图 3 用八选1数据选择器74LS151组装全加器 根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。 a 逻辑表达式 Si=1iii1iii1ii1iiiCBACBACBiACBA......+..+..+.. =A·B·C·D1+A·B·C·D2+A·B·C·D4+A·B·C·D7=7421DCBADCBADCBADCBA............... （D1、D2、D4、D7接高电平，其余接低电平） Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·Bi·1iC.+Ai·iB·Ci-1+iA·Bi·Ci-1+Ai·Bi·Ci-1=A·B·C·D3+A·B·C·D5+A·B·C·D6+A·B·C·D7=7653DCBADCBADCBADCBA............... （D3、D5、D6、D7接高电平，其余接低电平） b 芯片 74LS151（八选一数据选择器） 2片 c 电路图如图2-4所示 图2-4 用74LS151组装全加器电路图 4 用一片8选1数据选择器设计一个电路：在4位二进制数（由0到15）中选出所有能被2或3整除的数。 *5 设计并组装一保险箱用数字代码锁电路。要求：开保险箱时，需输入3位代码，同时用该保险箱的钥匙开锁。若输入代码与事先设定的代码相同，而且钥匙正确，则锁被打SiCBAG174LS1382AG2BG0Y1Y2Y3Y4Y5Y6Y7YVCC&CBAG12AG74LS1382BG0Y1Y2Y3Y4Y5Y6Y7YVCC&CiD074LS151ACBEND1D2D3D5D4D6D7VCCYWSiD074LS151ACBEND1D2D3D5D4D6D7VCCYWCi开。如果代码不符，则电路将发出报警信号。 参考方框图如下： 图2-5 数字代码锁方框图 设A2、A1、A0为设定代码，B2、B1、B0为输入代码。E为钥匙孔信号。钥匙正确时为1，错误时为0。Y1=1时，锁打开；Y2=1时，则报警。 实验记录 表2-3 全加器实验记录（将实验测试结果填入下表内） 输入 输出 Ci-1BiAiSiCi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0

1 1 1 实验报告及思考 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。 1 组合逻辑设计的要点是什么？ 2 用门电路和中规模集成电路实现逻辑函数有什么不同？ 3 两个4位全加器是否可以组成一只8位加法器？若可以，如何连接？ 4 试由卡诺图求SN、CN的逻辑函数表达式。 5 实验中可否用一片74138实现一位全加器？ 6 用译码器和数据选择器实现组合逻辑函数有何不同？ 7 如图3-5所示的方框图应如何修改，才能保证“未插入钥匙时既不报警也不开锁” ？ 7413874151B2B1B0A2A1A0Y1Y2E设定代码选择端输入代码钥匙孔信号使能端地址端报警电路实验3 触发器、三态输出触发器及锁存器 实验预习 1 复习RS、D、JK触发器的构成、工作原理和逻辑功能及特点。 2 熟悉触发器的逻辑功能及相互转换的方法。 3 了解RS、D、JK触发器的测试方法。 4 复习三态触发器和锁存器的功能及使用方法。 5 查阅手册，了解实验中使用的触发器集成电路芯片的正确使用。 6 根据实验内容，设计实验电路和拟出实验表格。 7 画出图4-3中电路的CP和Q的波形。 8 研究两相时钟脉冲电路和（2/3）分频电路的工作原理。 实验目的 1 熟悉并掌握RS、D、JK触发器的构成、工作原理和功能测试方法。 2 熟悉并验证触发器的逻辑功能及相互转换的方法。 3 了解触发器的应用电路。 4 掌握三态触发器和锁存器的功能及使用方法。 5 学会用三态触发器和锁存器构成功能电路。 实验仪器 1 综合实验装置 一套 2 器件 74LS00 二输入端四与非门 1片 74LS86 两输入端四异或门 1片 74LS74 双D触发器 1片 74LS76 双JK触发器 1片 74LS75 四位D锁存器 1片 74LS373 三态输出八D锁存器 1片 实验原理说明 时序逻辑电路与组合逻辑电路不同之处在于，它在任一节拍的稳定输出不仅取决于该节拍的输入，而且与前一节拍的状态有关。因此，时序逻辑电路必定包含存储环节（通常由触发器组成）。触发器本身就是最简单的时序逻辑电路，它的次态输出Qn+1不仅取决于该时刻的输入（例如JK触发器的信号），还与它的现态Qn有关。 1 触发器的逻辑功能 双稳态触发器是时序逻辑电路的基本单元电路。它具有记忆功能，能记忆逻辑电路的状态。 双稳态触发器有两个稳定状态：0状态和1状态。通常以Q=0，Q=1的状态作为1状态。无触发信号时，触发器保持其原有的稳态不变。只有在触发信号有效时，触发

器才按照它的特性方程重新确定它的稳态（次态），称为更新。次态可能与现态相同，也可能相反。 触发形式有：高电平触发、低电平触发、上升沿触发和下降沿触发以及主从触发器的脉冲触发等。 (1) RS触发器 基本RS触发器由两个与非门A，B互相交叉耦合组成，R，S为输入端，Q，Q为输出端。输入端R又称置0端或复位（Reset）端，S又称置1端或置位（set）端，正常条件下两个输出端一个为1，另一个为0，保持相反状态，其真值表如表3-1所示。 表3-1 基本RS触发器真值表 R S Qn+10 1 0 1 0 1 1 1 不变 0 0 不变 同步RS触发器由两个与非门作引导门，由它去控制基本RS触发器，R、S称为数据输入端，CP端称为时钟脉冲，作为控制信号，故又称控制脉冲。电路状态由R、S决定，但必须在时钟脉冲CP的作用下，才能使触发器翻转，即触发器与时钟脉冲同步地工作，故称同步或钟控RS触发器。同步RS触发器中的基本触发器，通常仍设有直接置1端SD和直接置0端RD，也称它们为异步输入端（R、S也称同步输入端），RD、SD只允许在时钟脉冲的间歇期内酌情使用，使用时钟负脉冲置1或置0，以实现清零或预置数，使之具有指定的初始状态，不用时应将它们悬空，也就是都接高电平。同步RS触发器的真值表如表3-2所示。 表3-2 同步RS触发器真值表 R S Qn+10 1 1 1 0 0 0 0 Qn1 1 不变 (2) D触发器 双D型正边沿维持-阻塞型触发器74LS74的功能表如表3-3所示，逻辑符号如图3-1所示。表中DS为异步置1端，DR为异步置0端（或称异步置位、复位端）。CP为时钟脉冲端。 表3-3 74LS74 D触发器功能表 输入 输出 预置DS 清除DR 时钟CP D Q Q 0 1 × × 1 0 1 0 × × 0 1 0 0 × × 1 1 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 0 × Q00Q (a)外引线排列图及状态图 (b) 时序图 图3-1 74LS74 (3) JK触发器 主从JK触发器由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。CP为时钟脉冲输入端，J、K为控制输入端。主触发器有两个S端，一个接从触发器Q，一个就是J输入端，两个S端是“与”的关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入，两个R端也是“与”

的关系，它的输出就是前级同步RS触发器的R1输入端，即S1=JQ，R1=KQ。在从触发器中，也可引出其异步输入端DS和DR。 （a）逻辑符号 （b）状态转换图 D QQDCP清除 置数 0/ 0(D/ Q)1/ 1(D/ Q)0/ 01/ 10174LS74131211109141RD1D1SD1Q2SD2Q123456781CPGND2Q2DVCC2RD2CP1Q74LS76xxxxxxxxxxxx141CP1SD2RDVCC1Q2K2Q2J123456782SD1RD1J2CP1KGND2Q1Q01/ 011/ 010/ 1( JK/ Q)11/ 101/ 000/ 000/ 110/ 101图3-2 76LS76逻辑符号和状态转换图 表3-4 74LS76功能表电路原理 输入 输出 预置DS 清除DR 时钟CPJ K Q Q 0 1 × × × 1 0 1 0 × × × 0 1 0 0 × × × 1* 1* 1 1 ↓ 0 0 Q 0Q 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓ 1 1 触发 触发 1 1 1 × × Q00Q 图3-2是TTL的与门输入主从JK触发器74LS76的逻辑符号和状态转换图。当CP信号由高电平变到低电平时触发，实现JK触发器的功能。置数和置零不受CP控制，故DS和DR为直接置数和直接置零，两者均是低电平有效。但不应同时加低电平，否则将出现异常现象：Q和Q都是高电平；当DS和DR同时回到高电平时，触发器状态将是随机的。 (4)三态输出触发器及锁存器 74LS75是四D锁存器，主要用于存放十进制计数器的内容。每两个D锁存器由一个锁存信号E控制，当E为高电平时，输出端Q随输入端D信号的状态变化，当E由高变低时，Q锁存在E端由高变低前Q的电平上。 输入 输出 E D Q Q 1 0 0 1 1 1 1 0 0 × Q00Q （a）逻辑符号 （b）功能表 图3-3 76LS75逻辑符号和功能表 74LS373是具有三态输出的八D锁存器，它的输出端1Q~8Q可直接与总线相连。当三态允许控制端EN为低电平时，1Q~8Q为正常逻辑状态，可用来驱动负载或总线。当EN为高电平时，1Q~8Q呈高阻态，既不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。 当锁存允许端ST为高电平时，Q随数据D而变。当ST为低电平时，Q被锁存在已建立的数据电平。 74LS75xxxxxxxxxxxx141Q1D4QVCC2QGND3Q4Q123456784D2DE23D1QE13Q2Q输入 输出 EN ST D Q 0 1 1 1 0 1 0 0 0 0 × Q01 × × Z （a）逻辑符号 （b）功能表 图3-4 76LS373逻辑符号和功能表 2 触发器的转换 触发器的转换就是用一种类型的触发器代替另一种类型的触发器。一是为了充分发挥现有器件的作用。另一原因是，生产供应

的集成触发器电路多为JK触发器和D触发器，而不生产T触发器和T′触发器。这就需要进行触发器的转换。转换方法见表3-5。 表3-5 触发器的转换 原触发器 转换成 T触发器 T′触发器 D触发器 JK触发器 RS触发器 D 触发器 D=T?Qn=TQn+TQnD=Qn D=JQn+KQnD=S+RQnJK 触发器 J=K K=T J=1 K=1 J=D K=D J=S K=R RS 触发器 R=TQnS=TQn R=QnS=Qn R=D S=D R=KQnS=JQn 3 触发器逻辑功能的测试 为了测试触发器的逻辑功能，可将触发器输入端接逻辑开关。如将JK置成11，借DR将触发器置成0状态，然后向CP送入一个单脉冲，记下Qn+1，检验是否与功能表相符。再借DS将触发器置成1状态，并向CP送入一单脉冲，进行检验。以后依次将JK置成10、01、00，重复上述步骤，就完成了全部测试工作。 4 触发器的应用 可以利用触发器的频率特性设计其它频率的电路。如：分频电路、单稳电路、冲息电路、串行数据比较电路等。 实验内容及步骤 1 检验触发器的逻辑功能 (1) 维持-阻塞型D触发器功能测试 双D型正边沿维持-阻塞型触发器74LS74的逻辑符号如图3-1所示。 表中DS为异步置1端，DR为端异步置0端（或称异步置位，复位端）。CP为时钟脉冲端。 a 分别在DS、DR端加低电平，观察并记录Q、Q端的状态。 74LS3732019171615141318EN1Q4D2Q8Q7Q6Q5D123456783D1D2D3QVCC7D6D8D9121011GND4QST5Qb 令DS、DR端为高电平，D端分别接高、低电平，用单脉冲作为CP，观察并记录当CP为0、1时Q端状态的变化。 c 当DS=DR=1，CP=0（或CP=1），改变D端信号，Q端的状态是否变化？ 整理上述实验数据，将结果填入表3-6中。 d 当DS=DR=1，将D和Q端相连，CP加连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。 (2) 负边沿JK触发器功能测试 a 将输入端接乒乓开关。 b 用手控方式输入时钟脉冲，按功能表在J、K端输入不同数据，观察Q、Q的变化情况，将实验结果填入表3-7内。 2 触发器的功能转换 (1) 将JK触发器转换成D触发器并检验其功能。 按自己设计的电路图接线，由输入单元按D触发器功能表从D端输入不同数据，观察输入Q的变化，将结果填入表3-8中。 (2) 将D触发器转换成T′触发器并检验其功能。 按自己设计的电路图接线，由四位输入单元按T′触发器功能表从D端输入不同数据，观察输入Q的变化，将结果填入自己设计的表中。 3 观察波形 将CP信号送入图3-5的电路中。用双踪示波器观测CP与Q的波形。将结果与理论分析的波形相比较，并观察电路是在上升沿触发，还

是在下降沿触发，并记录在自拟表格中。 图3-5 观察波形电路图 4 两相时钟脉冲电路 此电路用来将单相时钟脉冲CP转换成两相时钟脉冲QA和QB。QA和QB是两个频率相同而相位不同的时钟脉冲，故称为两相时钟脉冲。图3-6是此电路的逻辑图和波形图。 图3-6（a）逻辑图 按图4-6（a）连接实验电路。用双踪示波器观察并描绘下列波形： ①QA和QB；②和QCPA；③和Q。与理论分析的结果相比较。 CPT=1=1DQQCPJQQKCPJQQK&&CP&&QAQB(b)波形图 图3-6 两相时钟脉冲电路 5（2/3）分频电路 此电路的输入信号CPI的频率与输出信号CPO的频率之比为3：2。其逻辑图和波形图见图3-7。 （a）逻辑图 （b）波形图 图3-7 （3/2）分频电路 按图3-7（a）连接实验线路。用双踪示波器观察并描绘下列波形： ①CPI和CPO；②QA和QB。 比较输入和输出脉冲的频率。分析所测波形和频率是否与理论分析的结果相符合。 6 三态输出触发器及锁存器的功能及应用 （1）验证74LS75四位D锁存器的功能，并将实验数据记录下来 （2）用74LS75组成数据锁存器 将74LS75的输入端1D~4D接逻辑开关作为数据输入端，E1和E2接到一起作为锁存选QAQBCPQQCPOCPIQAQBCPIQQDQQD1QBQA1CPO≥通信号ST，1Q~4Q分别接到发光二极管，观察由发光二极管显示的输出数据。 （3）验证74LS373三态输出八D锁存器的功能，并将实验数据记录下来 注意EN和ST信号对输入、输出数据的影响，体会高阻态的意义。 实验记录 1 表3-6 TTL D触发器功能测试记录 DS DR CP D QnQn+101 × × 0 1 10 × × 0 1 11 ↑ 0 0 1 11 ↑ 1 0 1 2 表3-7 JK触发器动作功能测试记录 顺序 J K Q Q 1 2 3 4 3 表3-8 将JK触发器转换为D触发器的实验结果记录 D Q Q 1 0 实验报告及思考 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。 1 基本RS触发器有哪些缺点？ 2 主从JK触发器为什么能避免空翻现象？又为什么能免除不定状态？ 3 为什么图3-6能实现两相时钟脉冲？ 4 为什么图3-7的输入信号CPI的频率与输入信号CPO的频率之比为3：2？ 5 绘出实测所得的两相时钟电路和（3/2）分频电路的波形图，并从理论上加以分析。 6 TTL触发器若要使异步置位端和异步复位端起作用，应

加什么电平？不用这些端时，应怎样连接？ 7 在实验用74LS75组成数据锁存器中，输入端与输出端的相位是否一致？如果想使输出端与输入端的相位完全一致，应如何设计电路？如果将输入端接不同频率脉冲信号，输出结果如何？试试看？ 8 比较74LS75与74LS373的异同，总结锁存器的组成、功能和应用。 实验4 计数器及其应用 实验预习 1 仔细阅读实验指导书，了解实验内容和步骤。 2 复习同步计数器和异步计数器的工作原理和逻辑功能。 3 学会设计N进制计数器。 4 拟出实验内容1、2、3（1）、（2）的实验电路图。 5 为了置79，各逻辑开关的位置应如何？ 6 看懂图4-6，分析其计数序列。 实验目的 1 进一步掌握同步和异步计数器以及移位寄存器的工作原理和逻辑功能。 2 掌握中规模集成计数器和寄存器逻辑功能的测试方法。 3 熟悉用中规模集成计数器实现N进制计数器的方法。 4 学习分析和排除故障的方法。 实验仪器 1 综合实验装置 一套 2 器件： 74LS192 计数器 2片 74LS90 计数器 2片 74LS00 与非门 1片 实验原理说明 1时序逻辑电路分析 图4-1 六分频电路 时序逻辑电路与组合逻辑电路不同在于任一时刻的输出信号不仅与当时的输入信号有关，而且还与电路原来的状态有关。从结构上来看，时序逻辑电路除了包括组合逻辑电7TRC1RC1RQ1Q2Q3119816R0AR0BCP&1J2J路外，还含有存储电路，因而有记忆能力。 时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两类。在同步时序逻辑电路中，所有触发器的CP端均受同一时钟脉冲源控制，而在异步时序电路中，各触发器CP端受不同的触发脉冲控制。 时序逻辑电路分析的目的是分析出给定电路的逻辑功能，确定电路状态变化的顺序（状态序列），判断能否启动。 现以集成十二进制计数器74LS92中的部分电路为例（见图6-1），来说明分析方法。 由图4-1可列出状态方程： Q1n+1=n1Q·n2Q CP=CP1↓（↓表示下降沿有效） 1Q2n+1=Q1n·n2Q CP=CP1↓ 2Q3n+1=n3Q CP=3 n3Q因为CP1=CP2与CP3不同，所以是异步计数器。 由状态方程可得状态表（4-1），状态图（图4-2）和时序图（图4-3）。 表4-1 六分频电路的状态表 Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1CP 0 0 0 0 0 1 CP1CP20 0 1 0 1 0 CP1CP20 1 0 1 0 0 CP1CP2CP31 0 0 1 0 1 CP1CP2CP31 0 1 1 1 0 CP1CP2CP31 1 0 0 0 0 CP1CP2CP30 1 1

1 0 0 CP1CP2CP31 1 1 0 0 0 CP1CP2CP3图4-2 状态图 由状态图可知此计数器的计数长度N为六，也就是六进制计数器。Q3，Q2，Q1的权依次为3，2，1。000，001，010，100，101，110六个状态（有效状态）的循环完成六进制计数功能。这个循环称为有效循环。有效循环以外的状态称为无效状态，如本电路中的011和111状态。无效状态能自动进入有效循环的称为能自启动的电路。无效状态自己形成闭合循环（无效循环）的称为不能自启动的电路。图4-1的电路是能自启动的电路。 输出脉冲频率是输入脉冲频率1/N的电路称为N分频电路（分频器）。N进制计数器，每输入N个计数脉冲，输出一个进位脉冲，显然，N进制计数器就是N分频的分频器。脉冲宽度与脉冲周期之比称为占空比。 11xxxxxxxxxxxx101110011无效状态无效状态 有效状态有效状态占空比=脉冲宽度/脉冲周期×100% 如以图4-1中电路的1CP端作为输出端，Q3端作为输出端，由图4-3可见，输出脉冲的频率为输出脉冲频率的六分之一，故为六分频电路。由图4-3还可得，输出脉冲的占空比为50%。 图4-3 时序图 计数器和寄存器是在计算机和其他数字系统中广泛应用的两种时序逻辑功能部件。计数器的基本功能是统计时钟脉冲的个数，就是实现计数操作，也可用于分频、定时、产生节拍脉冲等。寄存器的基本功能是存储或传输二进制数码表示的数据或信息，就是完成代码的寄存、移位、传输操作。 2 计数器 表4-0 常见计数器 类型 TTL 十进制 同步 递增 异步清除 74LS160 同步清除 74LS162 可逆 单时钟 74LS168 74LS190 双时钟 74LS192 异步 二-五-十进制 74LS196 74LS90 74LS290 双十进制 74LSLS90（异步） 四位二进制 同步 递增 异步清除 74LS161 同步清除 74LS163 可逆 单时钟 74LS169 74LS191 双时钟 74LS193 异步 二-八-十六进制 74LS197 74LS93 74LS293 双四位二进制 74LS393（异步） CP2CP1123456789Q1Q3Q2CP3异步 二-六-十二进制 74LS92 七位二进制 十二位二进制 十四位二进制 计数器是具有计数功能的时序逻辑电路，是数字系统中的基本数字部件，它的应用十分广泛。按输入计数时钟脉冲方式的不同，可分为异步计数器和同步计数器；按计数值的加减不同，可分为加法计数器和减法计数器（也包括加减法功能同时具备的可逆计数器）；按数制的不同，可分为二进制计数器，十进制计数器（即二-十进制计数器），N

进制计数器。 异步二进制计数器由四只JK触发器组成四位二进制加法计数器。计数时钟脉冲不是同时加到所有触发器的CP输入端，应翻转的触发器并不同时翻转的计数器称为异步计数器。JK触发器作计数触发器使用时，只要将J、K两个输入端悬空（相当于J、K接高电平1）即可。根据JK触发器的状态表，J=K=1时，每当一个计数时钟脉冲结束时，触发器就翻转一次，实现了计数触发。低位触发器翻转两次即计两数就产生一个进位脉冲，因此，高位触发器的CP端应接低位的Q端。 同步二进制计数器由四只JK触发器再加两只与门就可组成四位同步二进制加法计数器。计数时钟脉冲同时加到所有触发器的时钟输入端，使应翻转的触发器同时翻转的计数器称为同步计数器。 在异步计数器中，进位信号是逐级传送的，因此它的计数速度受到限制。而同步计数器中，由于计数脉冲同时触发计数器中所有的触发器，因此，具备翻转条件的触发器状态的改变是与计数时钟脉冲是同步的，由此可见，同步计数器的计算速度要比异步计数器高得多。 二——十进制计数器又称十进制计数器，它可以由同步计数器构成，也可以由异步计数器构成。其基本工作原理是将二进制计数器加上适当的反馈，使第10个计数时钟脉冲输入时，电路返回0状态，以实现十进制计数的目的。 74LS90是异步二-五-十进制计数器，其逻辑符号、外引线排列图、功能表见图4-4，计数序列表见表4-2。 (a) 外引线排列图 74LS901312111091412345678GNDVCCANCQAQDQBQCRO1BDRO2NCRg1Rg2BCD计数时序(见注A) 二-五混合进制(见注B) 计数 输出 计数 输出 QD QC QB QAQA QD QC QB0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 2 0 0 1 0 2 0 0 1 0 3 0 0 1 1 3 0 0 1 1 4 0 1 0 0 4 0 1 0 0 5 0 1 0 1 5 1 0 0 0 6 0 1 1 0 6 1 0 0 1 7 0 1 1 1 7 1 0 1 0 8 1 0 0 0 8 1 0 1 1 9 1 0 0 1 9 1 1 0 0 注：A.输出QA与输入B相接作BCD计数 B.输出QD与输入A相接作2-5混合进制记数 复位/计数 复位输入 输出 RO1RO2Rg1Rg2QDQCQBQA1 1 0 × 0 0 0 0 1 1 × 0 0 0 0 0 × × 1 1 1 0 0 1 × 0 × 0 计数 0 × 0 × 计数 0 × × 0 计数 × 0 0 × 计数 (b) 功能表 图4-4 74LS90 Ⅰ、 QA与1CP连接的计数序列 Ⅱ、 QC与0CP连接的计数序列 （8421码） 表4-2 计数序列表 （5421码） 计数 输出 计数 输出 QDQCQBQAQDQCQBQA0 0 0 0 0 0 0 0

0 0 1 0 0 0 1 1 0 0 0 1 2 0 0 1 0 2 0 0 1 0 3 0 0 1 1 3 0 0 1 1 4 0 1 0 0 4 0 1 0 0 5 0 1 0 1 5 1 0 0 0 6 0 1 1 0 6 1 0 0 1 7 0 1 1 1 7 1 0 1 0 8 1 0 0 0 8 1 0 1 1 9 1 0 0 1 9 1 1 0 0 计数脉冲由0CP输入，QA作为输出，为二进制计数器。计数脉冲由1CP输入、QD、QC、QB作为输出，是五进制计数器。如将输出QA与输入相连，则成为8421码十进制计数1CP器，计数序列如表4-2中表Ⅰ所示。如将输出QC与相连，则成为5421码十进制计数器，计数序列如表4-2中表Ⅱ所示。计数脉冲的下降沿有效。 0CP此集成电路还可作为分频器使用。输入脉冲接0CP，QA作为输出，是二分频电路。输入脉冲接1CP，QC或QB作为输出，是五分频电路。输入脉冲接，Q1CPC与相连， Q0CPA作为输出，是十分频电路，输出脉冲的占空比是50%。输入脉冲接，Q0CPA与相连，Q1CPC作为输出，也是十分频电路，占空比为20%；如将QB作为输出，则成为占空比为40%的十分频电路。 图4-5 74LS192外引线排列图 74LS192是同步十进制可逆计数器（双时钟，可预置）， 其逻辑符号，外引线排列图和功能表见图4-5。清除端CLR为H时，计数器为0，即QAQBQCQD全为L。计数器直接清零，称异步清除。执行其他功能时，CLR必须为L。置数控制端为L时，数据直接从数据输入端DLDADBDCDD输入。置数也是异步的。计数时LD必须为H。进行加计数时，由加计数时钟输入端CPU送入计数脉冲的上升沿，同时减计数时钟输入端CPD必须接H，进行8421码十进制的加计数。同理，减计数时，CPU为H，由CPD送入上升沿。这种加计数端CPU与减计数端CPD分开的计数器称为双时钟可逆计数器。当加计数端CPU为L时，若同时计数器值为9，则进位输出端CO为低电平；其余情况下，CO均为高电平。因此，在加计数过程中，由9到0时，CO输出一个上升沿，可用作进位信号。同理，减计数时，由0变到9，借位输出端BO输出一个上升沿，可作为借位信号。 中规模集成计数器多为二进制或十进制。可用反馈归零法和反馈置数法将之转换成N进制计数器。 ⑴ 反馈归零法 在计数过程中，将某个中间状态N1反馈清除端，使计数器返回到零重新开始计数。这样，就可将模较大的计数器作为模较小（模为N）的计数器使用。如为异步清除，则N = N1，有毛刺；如为同步清除，则N=N1+1，而且无毛刺。 ⑵ 反

馈置数法 共有三种方法。第一种方法是将某个中间状态N1反馈到置数端，并将数据输入端全部接零。当计数到N1时，如为同步置数，则在下一拍计数器回到零状态，再从零开始计数到N1。所以计数的模N=N1+1。无毛刺。如为异步置数，则计数器立即回到零，N1随之立即消失，再从零开始计数。这时的模N = N1，且有毛刺。 例如用74LS192（异步置数）构成七进制加计数器。其数据输入端DADBDCDD全接低电平，状态111（7（10））通过门G1反馈到异步置数端，即NLD1=7。计数器状态依次有0000（0（10））到0110（6（10）），门G1的输出均为高电平，无效，因此能正常计数。当0111出现时，G1输出低电平，有效，立即将计数器的状态置成0000。重新按序列0000~0110计数，模N= NLDLD1=7。同时，门G1输出一上升沿作为进位信号。 第二种方法是将模为N1的计数器的进位信号反馈到置数端，并将数据输入端置成最小74LS192xxxxxxxxxxxx14QBQCGNDVCCDACLRBOCODCLDDD12345678QDCPDQACPUDB数N2。假设是同步置数，则N=N1-N2；而异步置数的N=N1-N2-1。 第三种方法是将数据输入端置成最小数N2，并将计数过程的某一中间状态N1反馈到置数端。计数到N1后再从N2开始重新计数。如为同步置数，则构成计数序列为N1到N2、模N=N1-N2+1的计数器。如为异步置数，则构成计数序列由N2到（N1-1）、模N=N1-N2的计数器。 实验内容及步骤 1 2位十进制加计数器实验 用两片74LS192集成电路组成2位十进制加计数器。先将计数器置零，然后输入计数脉冲，进行由00到99的计数，并用数码显示器显示计数结果。 a 按设计的电路图接线 b 将数据输入端接入到逻辑开关上，用置数控制端LD将计数器置成79。 c 用手控方式按功能表发计数时钟脉冲，观察QA、QB、QC、QD四个输出端的变化，并将实验结果记入自拟的表中。 d计数——七段译码——七段显示：观察显示器的输出变化情况，以验证电路运行是否正常。 2 2位十进制减计数器实验 用两片74LS192组成2位十进制减计数器。实现从79到00的递减计数。要求减到00时，发出一信号。 a 按设计的电路图接线 b 置初值79 c 用手控方式按功能表发计数时钟脉冲，观察QA、QB、QC、QD四个输出端及计数到零信号线的变化，并将实验结果记入自拟的表中。 d 计数——七段译码——七段显示：观察显示器的输出变化情况，以验证电路运行是否正常。 3 六十进制计数器——反馈归零法 (1)反馈归零法 用两片74LS90集成电路组成六十进制计数器。 a 按设计的电路图接线 b 置初值 c 用示波器观察归零信号。 (2)反馈置数法（1） 用7

4LS192组成六进制计数器。用双踪示波器观测计数脉冲CP和QB的波形，比较其频率。 a 按设计的六进制计数器电路图接线 b 置初值 c 用示波器观察计数脉冲CP和QB的波形，并比较两者的频率。 (3)反馈置数法（2） 测出图4-6所示电路的计数序列，说明其计数长度。 图4-6 反馈置数法（2）电路 实验记录 1 记录实验数据和波形。 2 说明实验过程中遇到的问题及解决的方法。 实验报告及思考 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。 1 同步时序逻辑电路的设计的主要步骤是什么？ 2 同步时序逻辑电路设计中，如何处理孤立状态的自启动问题？ 3 说明74LS192的使用方法：加计数、减计数、清除、置数、级联等。 4 说明构成任意进制的两种方法。 5 由实验内容4（2）的波形图，说明计数器与分频器之间的关系。 7 写出图4-6中电路的模和计数序列，并说明原因。 1234567816xxxxxxxxxxxx12345xxxxxxxxxxxx8+5V74LS19274LS00计数脉冲 实验5 寄存器及序列信号发生器 实验预习 1 熟悉74LS164、74LS165、74LS194的功能及使用。 2 拟出实验内容1的实验电路和数据表格，分析每个实验步骤中寄存器的状态。 3 拟出实验内容2、3、4、5、6的实验电路图，画出状态图。 4 如何使环形(或扭环)计数器出现无效状态? 5 了解计数器和移位寄存器构成序列发生器的原理与方法 实验目的 1 进一步掌握移位寄存器的工作原理和逻辑功能。 2 掌握中规模集成移位寄存器逻辑功能的测试方法。 3 掌握用集成移位寄存器构成环形计数器、扭环计数器、奇数分频器的方法。 4 巩固移位寄存器、环行计数器和扭环计数器的知识。 5 学会并掌握计数器和移位寄存器构成序列发生器。 实验仪器 1 综合实验装置 一套 2 器件： 74LS138 3-8译码器 1片 74LS151 8选1多路选择器 1片 74LS161 4位二进制同步计数器 1片 74LS194 4位双向移位寄存器 2片 74LS164 4位移位寄存器（串并） 2片 74LS165 4位移位寄存器（并串） 2片 74LS00 与非门 1片 实验原理说明 1 寄存器和移位寄存器 寄存器是计算机和其他数字系统中用来储存代码或数据的逻辑部件，它的主要组成部分是触发器。一个触发器存储1位二进制代码，要存储n位二进制代码的寄存器就需要n个触发器。 有些寄存器只有存储数码的功能，如74LS175（4位集成寄存器）。但是有时为了处理数据，需要将寄存器中的各位数据在使能端控制信号作用下，依次

向高位或低位移动1位，这就需要移位寄存器了。移位寄存器不仅能存储数码，而且还具有使数码移动的功能。 移位寄存器可以由D触发器构成，也可把JK触发器改接成D触发器后构成，如图5-6所示。 （a）JK触发器改接成D触发器 （b）JK触发器构成的移位寄存器 图5-6 由JK触发器构成的移位寄存器 74LS164是8位移位寄存器（串行输入，并行输出） （a）逻辑符号 输入 输出 CR CP DSA DSBQ0 Q1 … Q70 × × × 1 0 × × 1 ↑ 1 1 1 ↑ 0 × 1 ↑ × 0 0 0 … 0 Q00 Q10 … Q701 Q0n … Q6n0 Q0n … Q6n 0 Q0n … Q6n(b) 功能表 图5-1-2 74LS164移位寄存器 74LS165是8位移位寄存器（并行输入，互补串行输出） QQKJCPQQKJCPQQKJCPDCPQQKJCP1Q0Q1Q2Q31DCPQQKJCP74LS16xxxxxxxxxxxx2345678QEQCVCCQHQGQFCLRCLKBAQAQBQDGND74LS165xxxxxxxxxxxx14HGNDVCCDCBA12345678Q7FEQ7GCP1CP0SH/LDDS（a）逻辑符号 输入 内部输出 输出 SH/LD CP1 CP0 DS D0…D7Q0 Q1…Q6Q70 × × × d0…d71 1 × × ×…× 1 0 0 × ×…× 1 0 ↑ 1 ×…× 1 0 ↑ 0 ×…× d0 d1…d6Q00 Q10…Q60Q00 Q10…Q601 Q0n…Q6n0 Q0n…Q6nd7Q70Q70Q7nQ7n(b) 功能表 图5-1-3 74LS165移位寄存器 74LS194是4位双向移位寄存器，具有左移、右移、置数、清除、保持、串入、并入、串出、并出等功能。 图5-7是它的外引线排列图，表5-1是它的功能表。 图5-7 74LS194外引线排列图 表5-1 74LS194功能表 输入 输出 CLR M0M1CP DSLDSRD0D1D2D3Q0Q1Q2Q30 × × × × × ××××0 0 0 0 1 × × 0 × × ××××Q00Q10Q20Q301 1 1 ↑ × × d0d1d2d3d0d1d2d31 0 1 ↑ × 1 ××××1 Q0nQ1nQ2n1 0 1 ↑ × 0 ××××0 Q0nQ1nQ2n1 1 0 ↑ 1 × ××××Q1nQ2nQ3n1 1 1 0 ↑ 0 × ××××Q1nQ2nQ3n0 1 0 0 × × × ××××Q00Q10Q20Q30注：d0 、d1、 d2 、d3是D0、D1、D2、D3端的稳态输入电平。 Q00、Q10、Q20、Q30是稳态输入条件建立前Q0、Q1、Q2、Q3的电平。 Q0n、Q1n、Q2n、Q3n是时钟上升沿到来前Q0、Q1、Q2、Q3的电平。 74LS194xxxxxxxxxxxx14DSRD3GNDVCCQ0Q1Q2Q3M1CPM012345678DSLD1D0D2CLR（a）逻辑图 （b）状态图 图5-1 能自启动的四位环形计数器

2 移位寄存器的应用 循环移位寄存器能使数码进行循环移位，是特殊的同步计数器。通常可分为环形计数器和扭环计数器两大类。用移位寄存器可构成环形计数器（图5-1）、扭环计数器（图5-2）、最大长度移位寄存器型计数器（图5-3）和奇数分频器（图5-4）。 （a）逻辑图 （b）状态图 图5-2 能自启动的四位扭环计数器 （a）逻辑图 （b）状态图 图5-3 3位最大长度移位寄存器型计数器 RD910M0M1CP1413152Q0Q1Q2110DSR74LS194111≥1≥1=00011xxxxxxxxxxxx001100（a）三分频 （b）七分频 （b）九分频 图5-4 奇数分频器 实验内容及步骤 1测试移位寄存器74LS194的功能 （1）清除：读出清除后的输出状态 （2）并行输入：将寄存器的Q0 Q1 Q2 Q3置成1110 （3）右移和串行输入：使寄存器中寄存的数据右移，同时串行输入数据1010。用单拍工作方式读取寄存器的状态。 （4）保持：使寄存器处于保持模式。加上时钟信号CP，观察寄存器的状态是否发生变化。 2 环行计数器 用74LS194构成能自启动的4位环行计数器。测出其状态图，状态图中应包含无效状态，观察自启动电路的作用。 3 扭环计数器 用74LS194构成能自启动的4位扭环计数器。 测出其状态图，状态图中应包含无效状态，观察自启动电路的作用。 4 奇数分频器 用74LS194构成五分频和十一分频电路并用双踪示波器观察输出和输入的波形的频率，并加以比较。 5 用74LS 194、74LS138及基本门电路构成序列11010101的数码发生器 RD910M0M1CP122Q3110DSR74LS19411RD910M0M1CP152Q0110DSR74LS19411&输出输出RD910M0M1CP15142Q0Q1110DSR74LS19411&输出输出RD910M0M1CP13122Q2Q3110DSR74LS19411&输出输出6 用74LS161、74LS151构成序列11010101的数码发生器 实验记录 1 记录实验数据和波形。 2 画出实验电路分析其工作原理。 3 给出应用移位寄存器实现序列信号发生器的电路 4 给出应用计数器实现序列信号发生器的电路 实验报告及思考 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题。 1、74LS194移位寄存器有几种工作模式？ 2、如何用移位寄存器实现扭环型计数器和分频器？ 3、如何用计数器和数据选择器实现序列信号发生器？ 实验6 综合应用实验（设计8位串行加法器） 实验预习 1复习8位移位寄存器的功能及构成，熟悉74LS164、74LS165 2复习全加器的构成及其实现方法 3复习74LS75D触发器的工作原理及使用 实验目的 根据学过的数字逻辑电路的

知识设计一个综合应用系统（如8位串行加法器等） 实验仪器 1 综合实验装置 一套 2 器件： 74LS138 3-8译码器 1片 74LS151 8选1多路选择器 1片 74LS161 4位二进制同步计数器 1片 74LS164 4位移位寄存器（串并） 1片 74LS194 4位双向移位寄存器 1片 74LS20 双四输入与非门 1片 实验内容及步骤 图6-1 8位二进制串行全加器的方框图 （1）自拟电路组装8位二进制串行全加运算器。 （2） 以单拍工作方式将被加数40（10）串行输入到图6-1的寄存器A中；将加数89（10）并行3 输入到寄存器B中。 （4）用单拍工作方式串行相加，读出运算结果。 （5）将上述结果再与52（10）相加，读出运算结果。 （6）分析并排除可能出现的故障。 寄存器A采用74LS164集成8位移位寄存器，其逻辑符号和功能表见图5-1-2。 Σ CO A B CI1D C1CP01显示 全加器 移位 寄存器A 逻辑 开关 串行输出 串行输出 移位 寄存器B 并行 输入 逻辑开关 单脉冲源 寄存器B采用74LS165集成8位移位寄存器，其逻辑符号和功能表见图5-1-3。 移位寄存器A和B分别寄存被加数和加数，D触发器寄存低位向高位的进位数，用全加器由最低位到最高位逐位进行全加运算。和数寄存于移位寄存器A中。 要仔细考虑将加数和被加数置入寄存器的操作，先置哪个数，后置哪个数。并且要注意，在置第二个数时，不要影响已置入的第一个数。为此，请认真研究74LS165中CP1的作用。 实验记录 1 记录实验数据和波形。 2 画出实验电路并分析其工作原理。 3分析与排除故障的体会。 实验报告及思考： 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题。 1、给出8位串行加法器的详细设计原理图并加以说明？ 2、串行加法器与超前进位加法的区别与各自的优缺点？ 3、根据你的实践，谈谈设计一个数字系统的体会。 *实验7 基于CPLD开发环境的设计实验 实验目的 熟悉Xilinx ISE开发环境（包括各种输入方法、功能仿真和时序仿真、综合实现、下载等），并应用该软件实现一个简单的加法器。 实验仪器 1 PC机 一台 2 综合实验装置 一套 3 器件： XC9500系列 95108 一片 下载电缆 一根 实验内容及步骤 1、 熟悉Xilinx ISE开发环境及其开发流程； 图7-1 EDA设计流程 详见教案及参考书。 2、录入Verilog源程序代码: module adder(count,

sum, a, b, cin); input [3:0] a, b; input cin; output count; 下 载 文本框: 系统级和功能级的设计系统级和功能级输入与功能仿真 综 合 门 级 网 表 时 序 仿 真 EDA工具的支持output [3:0] sum; assign {count, sum} = a + b + cin; endmodule 3、调试、仿真、下载、测试 实验记录 1 记录实验数据和波形。 2 画出实验电路并分析其工作原理。 3分析与排除故障的体会。 实验报告及思考： 实验报告要求： 实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题。 1、给出EDA设计的一般步骤与方法？ 2、Verilog与VHDL两种硬件描述语言的优缺点？ 3、你在实验中采用的是何种功能仿真工具；其仿真流程是什么？ 4、实现代码的下载是采用什么方法实现的？