时序电路实验说明：在实验原理图中的框图中，第一步的产生环形脉冲是指产生Q4~Q1：1000->1100->1110->0000->1000，产生的译码后的节拍电位是指T40~T41：0001->0010->0100->1000->0001，最后通过启停控制逻辑，启动，单拍，停机控制T40~T41怎么输出。

但是为什么环形脉冲没有1111这一个状态呢，为什么在0111就归零了呢？分析电路图可知，因为节拍电位只有4个状态，所以在环形脉冲的设计中忽略了1111，当然也可以设计成没有0000这个状态。

先解释机器周期、节拍电位、时标脉冲。

机器周期的时间宽度通常对应于一个内存存取周期，即一个机器周期可以访问一次内存。机器周期分为多种类型，如取指令周期、取操作数周期、执行周期等。一条指令从内存中取出到被执行完需要若干个不同类型的机器周期，但任何指令的第一个周期都是取指令周期，每个机器周期包含若干个节拍电位。

节拍电位是控制操作顺序的信号，各节拍电位在时间上不重叠。节拍电位由主振分频得到。其宽度对应于运算器执行一次算术/逻辑运算所需要的时间，一个节拍电位包括若干时标脉冲。

时标脉冲用来保证计算机内触发器的可靠翻转，它的宽度为节拍电位的几分之一。

以上内容书上也有，下面举例来解释这3个概念。

一条指令有分为取指周期，译码周期，执行周期。如比较熟悉的取指周期中就有

FETCH1: AR←PC

FETCH2: DR←M，PC←PC＋1

FETCH3: IR←DR[7..6]，AR←DR[5..0]

FETCH1，FETCH2，FETCH3为3条微指令。每条微指令都对应相应的控制信号，如FETCH1就是ARLOAD有效，其余控制信号均无效。

时标脉冲是指在节拍电位中，产生控制信号逻辑的每个时钟信号；节拍电位就是产生一组控制信号逻辑，FETCH1、FETCH2、FETCH3分别对应3个节拍电位；机器周期就是整个取指周期，包括3个节拍电位。

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实验十一 时序逻辑电路的设计与测试

一、 实验目的

1． 掌握时序逻辑电路的设计原理与方法。

2． 掌握时序逻辑电路的实验测试方法。

二、 实验原理

该实验是基于JK触发器的时序逻辑电路设计，要求设计出符合一定规律的红、绿、黄三色亮灭循环显示的电路，并且在实验板上搭建实现出来。主要的设计和测试步骤如下：

（1）根据设计的循环显示要求，列出有关Q3Q2Q1状态表；

（2）根据状态表，写出各触发器的输入端J和K的状态；

（3）画出各触发器的输入端J和K关于Q3Q2Q1的卡诺图；

（4）确定各触发器的数软J和K的最简方程；

（5）根据所得的最简方程设计相应的时序逻辑电路；

（6）在实验板上，有步骤有次序的搭建实验电路，测试所设计的电路是否满足要求。

具体设计过程参见【附录二】提供的实例。

三、 预习要求

1． 查阅附录芯片CC4027B和芯片74LS00的管脚定义。

2． 阅读理论教材关于时序逻辑电路的内容，掌握实验的理论基础。

四、 实验设备与仪器

1． 数字电路实验板（箱）；

2． 芯片：CC4027B；74LS00；74LS20。

五、 实验内容

根据一组彩灯循环显示的任务要求，设计相应的时序电路，并搭建实验线路测试之。

设计任务【 】请填入所完成的实验任务代码

根据设计任务涂黑上面的圆圈。

（一）定义：

（二）列出逻辑状态表，确定各JK的输入端方程：

填入满足Q3Q2Q1要求的状态循环的输入端JK的值，结果不唯一，但要求尽量简单。

注：“X”表示任意态。

用卡诺图方法来确定输入端JK方程：

所以，

， ； ， ； ，

（三）设计的满足彩灯循环显示的时序逻辑电路：

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实验六 时序逻辑电路测试及研究

一、实验目的

1、掌握计数器电路分析及测试方法。

2、训练独立进行实验的技能。

二、实验仪器及器件

1、双踪示波器、实验箱

2、实验用元器：74LS00 1片 74lS73 2片 74LS175 1片 74LS10 1片

三、实验内容、测试电路及测试表格

1、异步二进制计数器

(1) 按图5.1 接线。

(2) 由CP 端输入单脉冲，测试并记录

Q1—Q4 状态及波形(可调连续脉冲)。

表6.1

2、异步二—十进制加法计数器

(1) 按图5.2 接线。QA、QB、QC、QD 4 个输出端分别接发光二极管显示，CP 端接连续脉冲或

单脉冲。

(2) 在CP 端接连续脉冲，观察CP、QA、QB、QC、QD 的波形。

(3) 画出CP、QA、QB、QC、QD 的波形。

表6.2

3、移位寄存器型计数器

(1) 按图5.3 接线构成环形计数器，将A、B、C、D 置为1000，用单脉冲计数，记录各触发器状态。

表6.3

(2) 改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。分析原因。

分析：输出端没有任何波形，故计数器没有正常工作。这是因为在这个计数器循环中，当有且只有一位被置“1”时，才可以进入有效循环。而出现两个“1”时，不在有效循环内，故无法工作。

从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动。因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。

时序逻辑电路的特点： 

时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。 

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数字电子技术实验报告

实验名称：时序逻辑电路

   班级         姓名          学号   

实验日期 年月日               交报告日期年月日

 

时序逻辑电路

一、设计要求

1.设计一个秒脉冲发生器，用LED指示秒脉冲的发送。

2.设计一个带有异步清零和同步置数信号的4位寄存器，并在开发板上验证。

二、实验内容

任务1:秒脉冲发生器

（1）源文件——ge.v

module ge(

   input clr,

   input clk,

   output LED

   );

   parameter T1s = 26'b10_1111_1010_1111_0000_1000_0000;

   reg [26:0] Count1;

   always @ (posedge clk or posedge clr)

       begin

          if(clr==1)

              Count1<=0;

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二、时序逻辑电路实验题目

1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。

设计：

   （一）设计一个固定进制的加法计数器。

（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T₁+T₂=0.7（R_A+R_B）C+0.7 R_BC=0.7（R_A+2R_B）C，通过改变电阻R_A，R_B和C的大小，可以改变脉冲的周期。所发电阻为2个510kΩ，C=1uF，则T=0.7（R_A+2R_B）C=0.7x510x3x0.1/1000s=1.071s.

      （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，

a.清零法，异步清零信号为=计图如下：

上图中两个一码显示，左边是低位显示，右边为高位显示。

（3）状态转换图为：

B,置数法，为了使显示数字范围在0～9，才能使显示译码器显示0～9，则是置数Q_A1Q_B1Q_C1Q_D1=0000，,在第一个74LS161与第二个之间对进位信号进行改造，将进位信号改为RCO=Q_AQ_D= ，用两个与非门实现该功能。则当=1，=0,且时钟信号来临时，计数器置数Q_A1Q_B1Q_C1Q_D1=0000，置数信号LD= 则设计电路为:

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《数字电子技术》课程实验报告

实验四：典型时序逻辑电路分析与设计实验

1、实验目的

    1、掌握中规模数字集成电路同步计数器的基本工作原理和使用方法。

       2、理解中规模数字集成电路同步计数器的基本工作特性。

       3、掌握用中规模数字集成电路同步计数器实现任意进制计数器的基本方法。

       4、了解同步计数器基本调试方法。

2、实验任务

       1、4位二进制加法计数器74LS163功能分析（参考实验教材P356）

       （1）参考图6.7.1，在实验板创建4位二进制加法计数器74LS163功能分析电路：① 计数；② 清零；③ 保持功能。

图6.7.1

       （2）将检测结果记入自拟的表格中。

       （3）将上电路改为在计数工作状态，输入时钟为10 kHz。利用双踪示波器，观察输出波形与输入时钟时序关系，记录输出与输入时钟波形关系（至少一个周期以上）。

       （4）选用器件：74LS163（4位二进制加法计数器）。

       （5）选用仪器仪表：直流稳压电源＋5V、脉冲信号发生器、发光二极管、双踪示波器。

       2、4位二进制加法计数器74LS163的应用1（参考实验教材P358）

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异步时序逻辑电路的设计

1.实验目的

熟悉并掌握脉冲异步逻辑电路的分析方法，加深对异步时序逻辑电路的理解，掌握时序逻辑电路的设计方法及如何消除临界竞争。

2.实验器材

二输入与非门74LS00 反向器 74LS04

三输入与非门 74LS10

3.实验内容

用电平异步时序逻辑电路实现下沿触发的D触发器

典型输入时间图如下：

X2(CP)

X1(D)

Z(Q)

4.实验步骤

建立原始流程表按照输入信号的变化进行时间的划分，由题意可知设立8中不同状态，见上图

画出原始流程表：

画出状态合并图：

选择最小闭覆盖{（231）（4）（568）（7）}并且用ABCD分别表示：

画出状态相邻图;

状态编码设二次状态用y2y1表示，用00,01,11,10分别表示画出卡诺图并求出激励函数和输出函数; Y2；

Y2=yx?x1

2

2

y2?x2y1

x1?y1x1

Y1=xy?xZ 2

1

2

Z=y2;

根据激励函数和输出函数画出电路图：

按照电路图连接号电路，并且验证结果是否与设计相符。 5.实验体会

通过这次实验，了解了异步的相关知识，懂得了异步电路的处理办法。提高了自己在电路方面的技能。

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