名词解析：

ASIC：专用集成电路 FPGA：现场可编程门阵列 IP：知识产权核或知识产权模块

JTAG：联合测试行动组 HDL：硬件描述语言 SOPC：可编程片上系统 PCB：进程控制块 RTL：寄存器传输级 LPM：可设置模块库 CPLD：复杂可编程逻辑器件 FSM：有限状态机 LUT:查找表(Look-Up-Table)SOC:单芯片系统 VHDL:超高速硬件描述语言 EAB:嵌入式阵列块 LAB:逻辑阵 EDA:电子设计自动化 IEEE:美国电气电子工程师协会 ISP:在系统编程 UART:串口(通用异步触发器) 1-2 与软件描述语言相比，VHDL有什么特点？

VHDL具有更强的行为描述能力。VHDL对设计的描述具有相对独立性

1-4 在EDA技术中，自顶向下的设计方法的重要意义是什么？ 1、由于顶层的功能描述可以独立于目标器件的结构，可集中精力

对产品功能、市场需求的设计。 2、设计成果的再利用得到保证（IP核）。

3、采用结构化开发手段，可进行多人多任务的并行工作方式。 4、选择器件的类型、规模、硬件结构等方面具有更大的自由度 附：自顶向下设计方法的优缺点

1、由于顶层的功能描述可以独立于目标器件的结构，可集中精力对产品功能、市场需求的设计。 2、设计成果的再利用得到保证（IP核）。

3、采用结构化开发手段，可进行多人多任务的并行工作方式。

4、选择器件的类型、规模、硬件结构等方面具有更大的自由度

1-5 IP在EDA技术的应用和发展中的意义是什么？

与传统的电子设计方法不同，EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；他的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；他的设计成果是通用性的，IP核具有规范的接口协议。良好的可移植性与可测试性，为高效高质的系统开发提供了可靠的保证。 2-4 FPGA/CPLD在ASIC设计中有什么用途？

可编程逻辑器件是一种半定制的逻辑芯片，但与门阵列法、标准单元法不同，芯片内的硬件资源和连线资源是由厂家预先制定好的，可以方便地通过编程下载获得重新配置。这样，用户就可以借助EDA软件和编程器在实验室或车间中自行进行设计、编程或电路更新。而且如果发现错误，则可以随时更改，完全不必关心器件实现的具体工艺。用可编程逻辑器件法设计ASIC（或称可编程ASIC），设计效率大为提高、上市的时间大为缩短。

1.在EDA技术中，自顶向下的设计方法的重要意义是什么？

答：在自顶向下的设计过程中，由于设计的下一步是基于当前的设计，即使发现问题或作新的修改而需从头开始设计，也不妨碍整体的设计效率。

自顶向下的设计方法使系统被分解为各个模块的集合之后，可以对设计的每个独立模块指派不同的工作小组。这些小组可以工作在不同地点，甚至可以分属不同的单位，最后将不同的模块集成为最终的系统模型，并对其进行综合测试和评价。

2.什么是综合？有哪些类型？在电子设计自动化中的地位是什么？ 答：综合就是把某些东西结合在一起，把设计抽象层次中的一种表示转化成另一种表示的过程。在电子设计领域中综合的概念可以表示为：将用行为和功能表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

自然语言综合：从自然语言转换到VHDL语言算法表示； 行为综合：从算法表示转换到寄存器传输级（RTL），既从行为域到结构域的综合；

逻辑综合：从RTL级表示转换到逻辑门（包括触发器）的表示； 版图综合（结构综合）：从逻辑门表示转换到逻辑门（ASIC设计），或转换到FPGA的配置网表文件。

综合器可以将高层次的表示转化为低层次的表示，可以从行业域转化为结构域，可以将高一级抽象的电路表示（如算法级）转化为低一级的表示（如门级），并可以用某种特定的技术实现（如CMOS）。

1. 叙述EDA的FPGA/CPLD设计流程。 1) 设计输入（原理图/HDL文本编辑）：将电路系统以一定的表

达方式输入计算机；

2) 综合：将设计者在EDA平台上编辑输入的HDL文本、原理

图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件；

3) 适配：将由综合器产生的网表文件配置于指定的目标器件

中，使之产生最终的下载文件；（注：逻辑影射操作包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作）

4) 时序仿真与功能仿真：用计算机根据一定的算法和一定的

仿真库对EDA设计进行模拟，以验证设计，排除错误；

5) 编程下载：把适配后生成的下载或配置文件，通过编程器

或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证；

6) 硬件调试：将还有载入了设计的FPGA或CPLD的硬件系统

进行统一测试。

2. IP是什么？IP与EDA技术的关系是什么？

答：IP就是知识产权核或者知识产权模块的意思。IP分软IP、固IP、硬IP。IP在EDA技术开发中具有十分重要的地位。IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。 3. 叙述ASIC的设计方法。

答：按版图结构及制造方法分，有半定制和全定制两种方法。 全定制：是一种基于晶体管级的，手工设计版图的制造方法。

设计者需要使用全定制版图设计工具来完成，设计者必须考虑晶体管版图的尺寸、位置、互联线等技术细节，并据此确定整个电路的布局布线，以使设计的芯片的性能、面积、功耗、成本达到最优。

半定制：是一种约束性设计方法，约束的目的是简化设计，缩

短设计周期，降低设计成本，提高设计正确率。半定制按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。

1.简述OLMC的功能。

答：GAL的OLMC设有多种组态，可配置成专用组合输出、专用输

入、组合输出双向口、寄存器输出、寄存器输出双向口等，为逻辑电路设计提供了极大的灵活性。由于具有机构重构个输出端的任何功能均可移到另一输出引脚上的功能，在一定程度上，简化了电路板的布局布线，使系统可靠性进一步提高。 2.什么是基于乘积项的可编程逻辑结构？基于查找表的可编程逻辑

结构？

答：基于乘积项的可编程逻辑结构（CPLD）：由可编程的与阵列和

固定的或阵列组成，主要包含五个部分：逻辑阵列快LAB、宏单元、扩展乘积项（共享和并联）、可编程连线阵列PIA、I/O控制块。

基于查找表的可编程逻辑结构（FPGA）：大部分FPGA采用基于

SRAM（静态随机存储器）的查找表逻辑形成结构，就是用SRAM来构成逻辑函数发生器。一个N输入的LUT可以实现N个输入变量的任何逻辑功能。主要包含四个部分：嵌入式阵列快EAB、逻辑阵列快LAB（由多个逻辑单元LE组成）、快速通道、I/O单元。

3.与传统的测试技术相比，边界扫描技术有何优点？

答：用边界扫描技术测试引脚连接时，不必使用物理探针，甚至可

以再期间正常工作时捕获功能数据。器件的边界扫描单元能够从逻辑跟踪引脚信号，或是从引脚或器件核心逻辑信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期的结果进行比较。 4简述编程和配置这两个概念。

答：编程是指把编程信息保存到存储单元后，即使掉电后信息仍可

保存；

配置是指保存在存储器中的编程信息在掉电后立即丢失，在下

次上电后必须重新载入信息。

目前常见的大规模可编程逻辑器件的编程工艺有三种：

（1） 基于电可擦除存储单元的EEPROM或Flash技术

（信息不因掉电而丢失）；

（2） 基于SRAM查找表的编程单元（信息掉电丢失，

上电后需重新载入）；

（3） 基于反熔丝编程单元（一次性可编程）。

CPLD的ISP方式编程：在系统可编程（ISP）就是当系统上电并正常工作时，计算机通过系统中的CPLD拥有ISP接口对其进行编程，器件在编程后立即进入正常工作状态；

使用PC并行口配置FPGA：（1）配置器件模式；（2）PS（被动串行）模式：MSEL1=0、MSEL1=0（3）PPS（被动并行同步）模式：MSEL1=1、MSEL1=0(4) PPA（被动并行异步）模式：MSEL1=1、MSEL1=1（5）PSA（被动串行异步）模式：MSEL1=1、MSEL1=0（6）JTAG模式：MSEL1=0、MSEL1=0

使用专用配置器件（通常是串行的PROM器件）配置FPGA：上电后有自动加载配置功能

使用单片机配置FPGA：解决设计的保密性和设计的可升级这两个问题

使用CPLD配置FPGA：解决单片配置速度慢、容量小、体积大的问题

信号与变量的区别：

信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。变赋值语句在进程内或子程序内作为顺序语句，按顺序执行，与语句所处的位置有关。信号赋值符号为 <=，变量赋值符号位 := 。信号赋值符号用于信号赋值动作，不立即生效，变量赋值符号用于变量赋值动作，立即生效。 简述JTAG的用途：

JTAG是联合测试工作组的简称，是在名为标准测试访问端口和边界扫描结构的IEEE的标准1149.1的常用名称。此标准用于测试访问端口，使用边界扫描的方法来测试印刷电路板。

JTAG具有广泛的应用。几乎所有的嵌入式系统都具有JTAG端口。PCI总线接口包含JTAG引脚。一种特殊的JTAG卡可以用来刷新被破坏了的BIOS。

JTAG是一种所谓的边界扫描技术。边扫描测试是在20世纪xx年代中期作为解决PCB物理访问问题的JTAG接口发展起来的，这样的问题是新的封装技术导致电路板装配日益拥挤所产生的。

与传统的数字电路系统设计相比，EDA设计有何特点优势？ 1. 用HDL进行设计，降低了设计成本，缩短了设计周期。 2. EDA工具能完成各种自动设计过程是因为各类库的支持，这

些库是由EDA公司与半导体生产厂商合作共同开发的。 3. 某些HDL本身也是文档型的语言（如VHDL），极大地简化了

设计文档的管理。

4. EDA中最为瞩目的功能是逻辑设计仿真测试技术，只需通过

计算机进行仿真测试，这一切极大地提高了大规模系统电子设计的自动化程度。

5.

基于EDA技术的电子系统设计可以使设计者拥有完全的自主权，再无受制于人之虞。

Moore型状态机:异步输出状态机，输出仅为当前状态的函数，在输入发生变化时还必须等待时钟的到来。

Mealy型状态机:同步输出状态机，输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的。不依赖于时钟的同步。

设计过程中的仿真有三种：行为仿真、功能仿真、时序仿真 数字系统的两个模块（子系统）：数据处理子系统、控制子系统

数据处理子系统主要完成数据的采集、存储、运算、传输，主要由存储器、运算器、数据选择器等功能电路组成。

数字系统设计方法：模块设计方法、自顶向下设计法、自底向上设计法。一般采用自顶向下、由粗到细、逐步求精的方法。

VHDL语言要素：数据对象、数据类型、各类操作数及运算操作符

在进程中，只能将信号列到敏感表，而不能将变量列入敏感表。可见进程对信号敏感。

VHDL中的数据类型：标量型(包括：实数型、整数型、枚举型、时间类型)、复合类型(数组型、记录型)、存取型、文件类型

数据类型：标准逻辑位STD_LOGIC、标准逻辑矢量STD_LOGIC_VECTOR

VHDL中六类基本顺序语句：赋值语句、转向控制语句、等待语句、子程序调用语句、返回语句、空操作语句。

一般把EDA技术的发展分为CAD、CAE、EDA三个阶段。

CPLD器件中至少包括可编程逻辑宏单元、可编程 I/O 单元、可编程内部连线三种结构

VHDL的数据对象包括常数 constant、变量 variable、信号 signal它们是用来存放各种类型数据的容器

VHDL设计实体的基本结构由库、程序包使用说明、设计实体的说明、结构体说明、配置 等部分组成

EDA设计流程包括设计准备、设计输入、设计处理、器件编程四个步骤.

EDA的设计验证包括功能仿真、时序仿真、器件测试三个过程 EDA的设计输入包括文本输入方式、图形输入方式、波形输入方式三个过程

Xor(异或)；xnor（同或）； nand（与非）；nor（或非）

四位加法器

library ieee;

use ieee.std_logic_1164.all; entity adder4_3 is

port (A,B:in std_logic_vector(3 downto 0); Ci : in std_logic; S : out std_logic_vector(3 downto 0); Co: out std_logic); end entity;

architecture full of adder4_3 is component full_adder is port (a: in std_logic; b: in std_logic; ci: in std_logic; s,co: out std_logic); end component;

signal c0,c1,c2: std_logic; begin

u0:full_adder

port map(A(0),b(0),Ci,S(0),c0); u1:full_adder

port map(A(1),B(1),c0,S(1),c1); u2:full_adder

port map(A(2),B(2),c1,S(2),c2); u3:full_adder

port map(A(3),B(3),c2,S(3),Co); end full;

第二篇：EDA总结

1. ASIC：专用集成电路 RTC：行为综合 FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑

器件 JTAG：联合测试行动组

2. 后缀名：.SOF：FPGA下载文件 .POF：CPLD下载文件 .VHD:文本输入 .VWF:波形编辑文

件 .EDF:网标文件

3. 端口模式：in，out，inout，buffer

4. 常用库：ieee库，std库，work库，vital库

5. 六类基本顺序语句：赋值语句，流程控制语句，等待语句，子程序调用语句，返回语句，

空操作语句

6. &功能并置，操作数数据类型：一维数组

7. 存盘注意：1.不要放在根目录下 2.保存的文件名与实体名一致

8. 传统的电子设计通常是自底向上的，VHDL是自顶向下的设计方法

9. FPGA/CPLD四大厂商：lattice，xilinx，altera，actel

10. 组合逻辑由完整条件句构成，时序逻辑由不完整条件句构成

11. 逻辑操作符：AND：与OR：或NAND：与非NOR：或非XOR：异或XNOR：异或非（同

或）NOT：非

12. 三种数据对象：常量，变量，信号（信号赋值符号<=,变量的赋值符号：=）

13. 仿真：时序仿真，功能仿真

14. VHDL数据类型四大类：标量型，复合类型，存取类型，文件类型

Std_logic数据类型定义：U，X，O，1，Z,W，L,H,-（9种）

15. 可编程器件：FPGA，CPLD，常用硬件描述语言VHDL,Verilog

16. 四种输入方式：原理图输入，状态图输入，波形图输入，文本输入

17. 掩膜ASIC大致分为门阵列ASIC，标准单位ASIC和全定制ASIC

二．简答题

1.结构与实体语言格式及作用

实体语句格式：

Entity 实体名 is

[generic（参数名：数据类型）；]

[port(端口表)；]

END Entity 实体名；

功能：对设计实体与外部电路进行接口描述

结构体语句格式：

Architecture 结构体名 of 实体名 is

[说明语句]

Begin

[功能描述语句]

End architecture 机构体名；

功能：描述设计实体内部结构和外部设计实体端口之间的逻辑关系

2.信号与变量的区别

信号用于作为电路中的信号的连接，在整个结构体内的任何地方都能适用，在进程的最后才对信号赋值

变量用于作为进程中局部数据存储单元，只能在所定义的进程中使用，行为特性为立即赋值

3．VHDL预定义数据类型（答六种以上）

1.布尔类型 2.位数据类型 3.位矢量类型 4.字符类型 5.整数类型 6.实数类型 7.字符串类型 8.时间类型 9.文本类型

4.FPGA与CPLD区别

以乘积项结构方式构成逻辑行为的器件称为CPLD 以查表法结构方式构成逻辑行为的器件称为FPGA

5.进程与过程语句表达式

进程语句格式：

[进程标号：]process[（敏感信号参数表）][is]

[进程说明部分]

Begin

顺序描述语句

End process[进程标号];

过程的语句格式：

Procedure 过程名(参数表)

Procedure 过程名(参数表)is

[说明部分]

Begin

顺序语句；

End procedure 过程名;

6.VHDL输入与原理图输入和区别

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