实验一：彩灯实验报告

一．实验目的

1 通过实验初步了解EDA的基本概念。

2 能理解用VHDL语言实现硬件设计的思路。

3 能熟练掌握EDA开发软件的使用。

二．实验原理

实验中，八个彩灯共阴接地，阳极分别为FPGA的八个I/O相连，I/O输出

变化的电平来控制彩灯的点亮。

三．实验现象

    

利用light和pin1hz两个模块源程序，成功导入后看的的现象如下：

(1).点阵从左至右按次序渐亮，全亮后逆次序熄灭；

(2).从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭；

(3).奇偶位循环点亮；

(4).从新开始，依次循环。

四．实验中遇到的问题及解决方法

这是第一次实验，前面的内容与之前学习的大同小异，但是在利用两个模块

源程序生成元器件，画完原理图并成功编译后，还需要导入机箱中。刚好我的机子插口接触有问题，导致不得不用USB线代替，在老师的帮助下成功下载了才能最后start点亮彩灯。另外刚开始成功运行后，灯虽然亮了但是并没有所谓依次亮依次灭之类的，找了半天原因再与正确现象的程序比较后找到问题所在，我的第二个模块源程序pin1hz中设置的频率太高导致彩灯闪烁速度过快难以观察，在同学建议下我把本来的integer range o to 10000中10000改为了49999999就很好地观察到了上述现象。

五．改进内容

在完成了课本上的基本内容后，老师进一步要求我们自己看懂主要程序自

己来改变彩灯点亮和熄灭的方式。研究后我把第三种从中间往两边点的方式改成了从两边往中间点,第四种从两边往中间熄变成从中间往两边熄，程序如下：

  Elsif flag=”010” then

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信息科学与工程学院

FPGA设计及应用实验报告

专业班级    通信工程1202

姓    名      沈佳曼  

学    号    20121181086

指导老师      马玲      

          实验一：彩灯实验报告

一．实验目的

1 通过实验初步了解EDA的基本概念。

2 能理解用VHDL语言实现硬件设计的思路。

3 能熟练掌握EDA开发软件的使用。

二．实验原理

实验中，八个彩灯共阴接地，阳极分别为FPGA的八个I/O相连，I/O输出

变化的电平来控制彩灯的点亮。

三．实验现象

利用light和pin1hz两个模块源程序，成功导入后看的的现象如下：

(1).点阵从左至右按次序渐亮，全亮后逆次序熄灭；

(2).从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭；

(3).奇偶位循环点亮；

(4).从新开始，依次循环。

四．实验中遇到的问题及解决方法

这是第一次实验，前面的内容与之前学习的大同小异，但是在利用两个模块

源程序生成元器件，画完原理图并成功编译后，还需要导入机箱中。

遇到的问题有：1）.在对子项目进行管脚绑定时，可供选择的管脚只有两个，clkin和LED，没有LED的八个灯，经检查发现是之前的源程序置顶编译后生成的原理图没有置顶编译，后来解决后成功绑定管脚；（下图为成功绑定后的照片）

             2）.JTAG模式中，add file时，将后缀为sof的文件加入后，点击start，灯全灭后全亮，并保持这个状态，后来发现是程序中的频率设置出问题，我的第二个模块源程序pin1hz中设置的频率太低导致彩灯闪烁出现问题，在同学建议下我把本来的integer range o to 49中49改为了49999999就很好地观察到了上述现象。

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     实验一 Xilinx软件及状态机设计

一实验目的：

学习FPGA设计软件，掌握软件流程，掌握状态机编程。

二实验内容：

设计一个状态机

三 实验说明：

状态机设计是数字电路中使用非常广泛和方便的时序设计工具。由于硬件是并行的触发，相对软件是串行执行，那么让硬件电路按照节拍执行串行操作指令就成为一个问题， 这就是状态机的主要功能。相应的，软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。所以，软件与硬件的设计思路有相当大的区别。当然，随着FPGA规模的不断扩大，这些问题也越来越容易解决了。我们可以用软件的思路去描述自己的设计，可能最终实现的电路是几十万门级的器件，但是你只要花费几美元就能买到。状态机是数字电路的基础，因此，VHDL的学习也从这个实验开始。

四 实验过程：

1.在进行实验之前，我先自学了VHDL语言。

2.熟悉Xilinx软件环境。

3.通过仿真，读懂了states这段代码所实现的功能及其出现的问题。

五 思考题：

1.通过仿真，这段代码实现相应功能时出了什么问题？请修正代码。

答：这段程序完成的是对红绿灯的控制功能。通过仿真发现所有的灯都比预期的多亮了2秒，比如东西方向绿灯亮62秒（应该是60秒），黄灯是5秒（应该是3秒）。出现此问题的原因是没有考虑到硬件的延时问题。所以只要把程序中的59改为57，39改为37，3改为1，再进行仿真，结果就正确了。

2.状态机输出分成同步输出和异步输出，状态机异步输出直接用状态机的某个状态进行组合逻辑运算来得到一个输出，同步输出是在该状态的时钟上跳沿控制输出变化。请问同步输出和异步输出利弊各在哪里？

答：同步输出的优点是：时钟脉冲的间距解决了组合逻辑电路中的延时和竞争问题。只要时钟脉冲的宽度合适，输出就不会存在竞争与现象。

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CPLD/FPGA设计

实验报告

姓名：李浩

专业：电子信息工程 班级：10电信一班 学号：20101305018 指导老师：周欣

实验一 原理图方式输入电路的功能分析

1.实验要求

设计一四进制加法计数器，并且有计数结果及进位输出。

2.实验目的

熟悉利用QuartusII的原理图输入方法设计简单组合电路，通过仿真过程分析电路功能。

2.实验电路图

3.QuartusII仿真结果

4.实验小结

通过本次实验，基本熟悉了quartusII的使用流程，本次实验也达到了预期的实验效果。

实验二 十进制加法计数器设计

1.实验要求

用VHDL设计一带有异步复位和同步时钟使能的一位十进制加法计数器

2.实验目的

掌握十位加法计数器的工作原理，了解VHDL编程语言的基本编写方法，会用VHDL语言编写简单的程序。

3.实验程序

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port (clk,rst,en:in std_logic;

cq:out std_logic_vector(3 downto 0);

count:out std_logic);

end cnt10;

architecture behave of cnt10 is

begin

process(clk,rst,en)

variable x : std_logic_vector(3 downto 0);

begin

if rst = '1'then

x:=(others=>'0');

elsif clk'event and clk='1' then

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《CPLD+FPGA》实验报告

实验一：学习MAX+PLUSII的安装及基本使用

实验二： 上机学习图形输入编辑器的使用 实验三：采用图形输入，设计计数器和加法器

班级：

学号：

姓名：

一、实验任务

1、计数器设计

2、加法器设计

二、实验内容

1、计数器设计

实验要求：1）采用图形输入的方式绘制一个十六进制计数器 74161

2）在MAX+plusII上进行编辑、编译、综合、适配、

仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所

有信号的时序仿真波形。

2、加法器设计

实验要求：1）采用图形输入的方式，以层次化设计方法通过调

用已画好的半加器原理图，绘制一位全加器原理图。

2）在MAX+plusII上进行编辑、编译、综合、适配、

仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所

有信号的时序仿真波形。1位全加器可以用两个半加器及一个或门连

接而成，因此需要首先完成半加器的设计。以下将给出使用原理图输

入的方法进行底层元件设计和层次化设计的完整步骤。

三、实验步骤及结果

步骤1：为本项设计建立文件夹

步骤2：输入设计项目和存盘

步骤3：将设计项目设置成工程文件（PROJECT）

步骤4：选择目标器件并编译

步骤5：时序仿真

步骤6：引脚锁定

步骤7：编程下载

步骤8：设计顶层文件

四、实验总结

通过本次实验我学会了MAX+PLUSII的安装及基本使用和图形输

入编辑器的使用，并且采用图形输入，设计了计数器和加法器。

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CPLD实验报告记录表

姓名： 班级：学号： 成绩：___教师填写 评语____

一 实验名称

实验（三）：组合逻辑电路设计（一） 编译码器设计

二 实验目的

1. 熟悉组合逻辑电路的VHDL描述方法

2. 掌握利用CPLD器件实现组合逻辑数字电路的方法和过程

3. 熟悉掌握“case”语句与“if?else?”语句的用法

三 实验原理

实现编码操作的电路称为编码器。在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。用二进制代码表示特定对象的过程称为编码。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。译码器就是把一种代码转换为另一种代码的电路。

代码转换电路设计

（1） 输入为8421BCD码，输出2421码

输入 输出 输入 输出

数字 （8421BCD （2421码） （8421BCD码） （2421码）

X3 X2 X1 Y3 Y2 Y1 X3 X2 X1 Y3 Y2 Y1 Y0

0 0 0 0 0 0 0 0 0 5 0 1 0 1 1 0 1 1

1 0 0 0 1 0 0 0 1 6 0 1 1 0 1 1 0 0

2 0 0 1 0 0 0 1 0 7 0 1 1 1 1 1 0 1

3 0 0 1 1 0 0 1 1 8 1 0 0 0 1 1 1 0

4 0 1 0 0 0 1 0 0 9 1 0 0 1 1 1 1 1

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FPGA/CPLD实验报告（一）

学院：­­­信息科学与工程学院                     专  业：  

学号：          姓名：       同组人：

实验：一位全加器的VHDL文本输入设计          日  期： 20##、4、14 

一、实验目的：

通过实验进一步了解、熟悉和掌握FPGA开发软件的使用和VHDL语言的学习和使用，学习一位全加器的设计、多层设计方法的使用，以及GK48-PK2试验箱的使用和调试。

二、实验硬件要求：

GK48-PK2试验箱、电脑计算机

三、实验内容：

1、电路功能分析：

本实验的真值表如下（部分）：  

2、电路图或VHDL实体图：(这个是什么！？是那个模块符号图吗？)

3、VHDL程序：

LIBRARY  IEEE; 

 USE IEEE.STD_LOGIC_1164.ALL;

 ENTITY f_adder IS

   PORT (ain,bin,cin : IN STD_LOGIC;

            cout,sum : OUT STD_LOGIC );

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