华北水利水电学院
EDA课程设计(电子钟)报告
名 称： EDA综合实验设计
题 目： 电子钟
院 系： 信息工程
班 级：
学 号：
学生姓名：
指导教师：
20##年 1月 7日-----18日
一、课程设计(综合实验)任务
设计一个综合性的计时系统，要求能实现时、分、秒计数等综合计时功能，同时将计时结果通过6个七段数码管显示。能够对时和分进行设置,并能一键复位,重新计数。
1． 计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。
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电工电子实习
实验报告
姓 名 师元康
班 级 网络09K2
学 号 091909030212
一、 实验目的：
1、掌握多位计数器相连的设计方法。
2、掌握十进制、六十进制和二十四进制计数器的设计方法。
3、巩固数码管的驱动原理及编程方法。
4、掌握CPLD技术的层次化设计方法。
二、 实验要求：
基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。
扩展要求：具有调整时间的功能以及整点报时功能。
三、 实验原理：
计数时钟由模60秒计数器，模60分计数器，模24小时计数器，蜂鸣器，分/时设定模块及输出显示模块构成，秒计数模块的进位输出为分钟计数模块进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。其中秒块应有分钟设定，分钟模块中应有小时设定。闹钟和校时功能都是在简单计数器的基础上，通过一系列的逻辑门电路来实现的。
四、 实验结果（电路图、仿真波形以及说明）：
1、60进制计数器
电路图：
仿真波形：
分析：
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电工电子实习
实验报告
姓 名
班 级 计科0901
学 号 200909010116
一、 实验目的：
1、掌握多位计数器相连的设计方法。
2、掌握十进制、六十进制和二十四进制计数器的设计方法。
3、巩固数码管的驱动原理及编程方法。
4、掌握CPLD技术的层次化设计方法。
二、 实验要求：
基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。
扩展要求：具有调整时间的功能以及整点报时功能。
三、 实验原理：
? 必做部分：设计一个数字电子时钟。
通过分析实验要求得出：选用74LS163芯片共计6片，采用同步计数的方法来设计相关计时器（同一源输入脉冲接至CLK，控制ENT使能端实现计数），秒位计时器与分位计时器均为60进制，时位计时器为24进制。
? 选作部分：电子钟实现校时、清零和整点报时功能。
通过分析实验要求得出：1.控制数字电子钟分低位与时低位的使能端（ENT）输入（将使能端的输入分两部分，一种是自然输入，一种是输入相应电平信号手动控制使能信号）实现校时；2.控制验证当数字电子钟的输出为59分50秒时，与一个本电路所用的源输入脉冲信号，利用与门的特性输出相应的高低电平接通蜂鸣器实现整点报时。
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实验四 数字钟设计
一、实验目的
1) 进一步学习更复杂的EDA熟练项目设计，更的掌握VHDL语言设计。
2) 学习动态数码管的VHDL编程。
3) 更加熟练计时显示、进位和校时的编程方法。
二、实验内容与要求
1、在实验箱上实现动态扫描数码管显示时分秒；
2、可以预置为12小时计时显示和24小时计时显示；
3、一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；
4、一个功能键，用于切换不同状态：计时、调时、调分、调秒。
三、设计思路
首先设计分和秒的计时模块，由于分和秒都是模六十计数，输出都设计有一个进位，当计时到59后又从零开始计数，此时进位输出由零变为1，进位端形成一个上升沿作为下一模块的计数脉冲，所以秒模块的进位用来作为分模块的计数脉冲，分模块的计数模块用来作为时模块的计数脉冲。小时计数计数模块设置一个控制端用来控制模24和模12计数。此外设计一个校时控制模块，输入端分别为秒、时、分的手动控制计数端和正常计数时的各计时模块的计时脉冲，以及一个控制端控制正常计时和校时。最后设计一个动态扫描模块，用来动态显示时间。由于实际实验箱最小频率脉冲为2HZ，因此需要设计一个二分频的模块用来得到1HZ秒计时模块。
四、实验程序（程序来源：独立设计编写）
二分频模块
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY div2 IS
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南昌大学实验报告
学生姓名： 刘光林 学 号： 6100209064 专业班级：卓越（3+1）
实验类型：□ 验证 □ 综合 ■ 设计 □ 创新 实验日期： 实验成绩：
实验四 多功能数字钟设计
一、实验设计
1、数字显示当前的小时、分钟；
2、闹钟和24小时计时显示；
3、一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；
4、一个功能键，用于切换不同状态：计时、调时、调分、调秒。
二、实验步骤
根据实验要求可以将该工程设计几个模块:
1、秒计时模块
代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity second is
port(clk,reset,setmin:in std_logic;
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JIU JIANG UNIVERSITY
EDA技术实验报告
实验名称： 数字时钟
院 （系）： 电子工程学院
班 级： B 1111
学 号： 52 号
实 验 室： 实验楼 307
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EDA实现多功能数字钟
实验报告
实验 EDA实验数字钟
一． 实验任务
用FPGA器件和EDA技术实现多功能数字钟的设计
已知条件:1.MAX+PlusII软件
2..FPGA实验开发装置
基本功能:1.以数字形式显示时，分，秒的时间；
2.小时计数器为24进制；
3.分，秒计数器为60进制；
多功能数字电子钟设计：
输入变量：时钟CPS，直接清零RD；输出变量： 小时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CLK；分计时M[7..4]、M[3..0]为8421BCD码输出，其时钟为CPM;秒计时S[7..4]、S[3..0]为8421BCD码输出，其时钟为CLK; RD为清零信号等。
二.仿真与波形
1 .60进制原理图如下;
其仿真波形如下：
2. 24进制原理图如下：
其仿真波形如下：
3.数字钟的整个电路图如下：
逻辑电路说明：由电路分析得知，多功能数字电子钟最基本的计时电路在CLK（秒）时钟作用下，电路输出变量为H[7..0] ，M [7..0]及 S [7..0]，按8421BCD码正常走时，电路为异步时序逻辑电路
4.数字电子钟的仿真波形如下:
仿真波形分析及结论：
由仿真波形分析得知在CLK（秒）时钟作用下，电路正常走时。分析过程完全符合多功能数字电子钟最基本的计时功能，逻辑电路设计正确。
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