篇一 :D触发器及其应用实验报告

实验五  D触发器及其应用

实验人员:  班号: 学号:

一、实验目的

1、熟悉D触发器的逻辑功能;

2、掌握用D触发器构成分频器的方法;

3、掌握简单时序逻辑电路的设计

二、实验设备

74LS00 ,74LS74,数字电路实验箱,数字双踪示波器,函数信号发生器

三、实验内容         

1、用74LS74(1片)构成二分频器、四分频器,并用示波器观察波形;

74LS74是双D触发器(上升沿触发的边沿D触发器),其管脚图如下:

   其功能表如下:

1构成二分频器:用一片74LS74即可构成二分频器。实验电路图如下:

      

2构成四分频器:需要用到两片74LS74。实验电路图如下:

2、实现如图所示时序脉冲 ( 用74LS74和74LS00各1片来实现)

       将欲实现功能列出真值表如下:

       通过观察上面的真值表,可以得出下面的表达式:

       连接电路图如下:

四、实验结果

1、用74LS74(1片)构成二分频器、四分频器。示波器显示波形如下:

1二分频器:

2四分频器:

2、实现时序脉冲。示波器显示波形如下:

五、故障排除

       在做“用74LS74(1片)构成二分频器、四分频器”时,连接上示波器后,发现通道二总显示的是类似于电容放电的波形,但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线,便得到了理想的结果。

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篇二 :触发器实验报告

深 圳 大 学 实 验 报 告

      课程名称:­  数字电路与逻辑设计               

      实验项目名称集成触发器功能测试及转换                            

              

学院:计算机与软件学院                       

        

      专业软件工程                                 

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篇三 :D触发器设计实验报告

                         D触发器设计实验报告

一、实验目的

   (1)?用ISE14.2 的软件开启一个 Spartan3E的项目.

   (2)撰写一个简单的Schematic原理图,?用语法检查器(Syntax Check)来修

   正语法的错误

   (3)产生测试模板(Test Bench) 来辅助你的设计.

   (4)加入系统所需的Constraints 文件.(UCF file)

   (5)完成整个设计?程.并产生D.bit文件。

   (6)?用Adept软件来烧录D.bit 文件到FPGA.

二、实验器材

     ISE14.2 软件

     D.V 文件

     D.UCF 文件

     USB下载线

     Adept软件

     开发板Basys2

三、实验内容

用电平异步时序逻辑电路,实现下降沿的D触发器(无空翻).需要一个复位信号 

RESET,和一个置位信号RET,均为低电平有效.

典型输入时间图如下:

 

X2(CP)

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篇四 :D触发器与JK触发器实验报告

 

本科学生设计性实验报告

学号   124100158     姓名   颜洪毅 

学院信息学院专业、班级计算机科学与技术

实验课程名称   数字逻辑与数字系统  

教师及职称                

    开课学期 20## 20## 学年第学期

            填报时间  2013  年  11    10 

云南师范大学教务处编印

一、实验设计方案

二、实验报告

三.实验总结

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篇五 :简单D触发器实验报告

可编程逻辑器件设计实验报告

实验名称:          简单D触发器                                                   

实验目的:        简单D触发器                                                      

实验时间:      地点:              

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篇六 :半加器和D触发器实验报告

VHDL硬件描述语言实验实验内容:

报告 1、半加器 2、D触发器

半加器

? 实验原理:

"和"与"进位"。根据半加器的

逻辑表达式可知半加器的“和”so是a、bco是a、b相与。所以半加器可以用两个与非门和一个异或门组成。 1

? 真值表:

半加器和D触发器实验报告

?

半加器和D触发器实验报告

半加器和D触发器实验报告

特征方程:

? 实验电路图:

? 功能仿真图:

半加器和D触发器实验报告

D触发器

? 实验原理:

SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当/SD=1且/RD=0时,不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;当/SD=0且/RD=1时,Q=1,Q非=0,触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:

1.CP=0时,G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5非=D非。

半加器和D触发器实验报告

D触发器原理

2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非,Q4=Q6非=D。由基本RS触发器的逻辑功能可知,Q=Q3非=D。

3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出

至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

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篇七 :触发器 R-S、D 、J-K 实验报告(有数据)

实验五  触发器 R-S、D 、J-K

一、实验目的

1、熟悉并掌握R-S、D、J-K 触发器的构成,工作原理和功能测试方法;

2、学会正确使用触发器集成芯片;

3、了解不同逻辑功能触发器相互转换的方法。

二、实验仪器及器件

1、双踪示波器

2、实验用元器件

74LS00 1 片 74LS74 双D 型触发器 1 片 74LS112 双J-K 触发器 1 片

三、实验内容及结果分析

  1、基本R-SFF 功能测试

将两个TTL 与非门首尾相接构成基本R-SFF 电路如图4.1 所示。

(1) 按下面的顺序在端加信号:

  观察并记录FF 的Q、端的状态,将结果填入表4.1 中,并说明在上述各种输入状态下,

FF执行的是什么功能?

                   表 4.1                                         表 4.2

(2) 端接低电平, 端加脉冲(手动单脉冲)。

(3) 端接高电平, 端加脉冲(手动单脉冲)。

(4)连接 ,并加脉冲(手动单脉冲)。

 观察(2)、(3)、(4)三种情况下,Q、端的状态。见表4.2

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篇八 :触发器仿真实验报告

实验七  触发器的仿真

班级:通信工程三班                 学号:20100820314                姓名:龙凤婷

一、      实验内容:

1、  用逻辑图和VHDL语言设计D锁存器,并进行仿真与分析;

2、  参看Maxplus中器件7474(边沿D触发器)的逻辑功能,用VHDL语言设计边沿触发式D触发器,并进行仿真与分析;

3、  参看Maxplus中器件7476(边沿JK触发器)的逻辑功能,用VHDL语言设计边沿触发式JK触发器,并进行仿真与分析;

二、      实验条件

1、  PC机一台

2、  QuartusII配套软件

三、      实验内容

1、             D锁存器:

逻辑电路图:

 

VHDL代码:

2、             边沿式D触发器:

VHDL代码:

3、             边沿式JK触发器:

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